JPH01232823A - Variable digital delay circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は可変デジタル遅延回路に関する。ざらに具体的
には、出力信号の実際の遅延量を測定することなく、そ
の論理を観測するだけで回路の動作状態をチエツクする
ことができる可変デジタル遅延回路を提供せんとするも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to variable digital delay circuits. More specifically, the present invention aims to provide a variable digital delay circuit in which the operating state of the circuit can be checked simply by observing its logic without measuring the actual amount of delay of the output signal.
［従来の技術］
従来の可変デジタル遅延回路の構成例を第３図に示し説
明する。[Prior Art] An example of the configuration of a conventional variable digital delay circuit is shown in FIG. 3 and will be described.
１１はデジタル信号を入力するための入力端子、３２Ａ
、Ｂ、Ｃは、それぞれ遅延回路であり、インバータ３３
ａ、ｂ、と３３０．ｄと３３ｅ、ｆとにより、それぞれ
構成されている。各遅延回路３２Ａ、Ｂ、Ｃは、入力信
号２１および２つの遅延回路３２Ａ、３２Ｂからの遅延
信号４２Ａ、４２Ｂをそれぞれ遅延して出力している。11 is an input terminal for inputting a digital signal, 32A
, B, and C are delay circuits, respectively, and the inverter 33
a, b, and 330. d, 33e, and 33f, respectively. Each of the delay circuits 32A, B, and C delays and outputs the input signal 21 and the delayed signals 42A, 42B from the two delay circuits 32A, 32B, respectively.
１４は入力信号２１および各遅延回路３２Ａ−Ｃからの
遅延信号４２Ａ−Ｃのうち、いずれか１つの信号を選択
して出力するための選択回路であり、１５は選択回路１
４からの出力信号２３を出力するための出力端子、１８
Ａおよび１８Ｂは選択回路１４の入力ａ−ｄのいずれか
を選択する選択信号２６Ａ、２６Ｂをそれぞれ入力する
ための入力端子である。14 is a selection circuit for selecting and outputting any one signal from the input signal 21 and the delayed signals 42A-C from each delay circuit 32A-C; 15 is a selection circuit 1
an output terminal for outputting the output signal 23 from 4, 18
A and 18B are input terminals for respectively inputting selection signals 26A and 26B for selecting one of the inputs a to d of the selection circuit 14.
回路の動作を説明すると、入力端子１１より入力された
入力信号２１は選択回路１４の入力ａ１および最初の遅
延回路３２Ａに入力され、初段の遅延回路３２Ａにおい
て一定の遅延量をもって出力される遅延信号４２Ａは選
択回路１４の入力すおよび次段の遅延回路３２Ｂに入力
され、さらに遅延して出力される遅延信号４２Ｂは、選
択回路１４の入力Ｃおよび最終段の遅延回路３２Ｃに入
力され、さらに遅延して出力される遅延信号４２Ｃは、
選択回路１４の入力ｄに入力される。To explain the operation of the circuit, the input signal 21 inputted from the input terminal 11 is inputted to the input a1 of the selection circuit 14 and the first delay circuit 32A, and a delayed signal is outputted with a constant delay amount in the first stage delay circuit 32A. 42A is inputted to the input of the selection circuit 14 and the next stage delay circuit 32B, and the delayed signal 42B, which is further delayed and output, is inputted to the input C of the selection circuit 14 and the final stage delay circuit 32C, and is further delayed. The delayed signal 42C outputted as
It is input to the input d of the selection circuit 14.
このようにして選択回路１４に入力されるいずれの遅延
回路３２Ａ−Ｃも介ざない入力信号２１と各遅延回路３
２Ａ−Ｃからの遅延量＠４２Ａ〜Ｃとの４種類の信号の
うちのいずれかを、入力端子１８Ａ、１８Ｂより入力さ
れる２ビツトのバイナリ・データの組合せからなる選択
信号２６Ａ。In this way, the input signal 21 that is input to the selection circuit 14 without going through any of the delay circuits 32A-C and each delay circuit 3
A selection signal 26A is a combination of 2-bit binary data input from input terminals 18A and 18B, and one of four types of signals with delay amounts @42A-C from 2A-C.
２６Ｂにより選択して出力信号２３を出力端子１５に得
ている。26B, and the output signal 23 is obtained at the output terminal 15.
［発明が解決しようとする課題］
第３図に示した従来の可変デジタル遅延回路によると、
各遅延回路３２Ａ−Ｃがそれぞれ１組のインバータ３３
ａ、ｂ、３３ｃ、ｄ、３３ｅ、ｆにより構成されている
ことから、信号２１およびいずれかの遅延回路３２Ａ−
Ｃを介した遅延信号４２Ａ、Ｂ、Ｃを選択回路１４によ
り選択して得られる出力信号２３は、それぞれ異なるタ
イミング（遅延量）をもっているだけで、たとえ各遅延
回路３２Ａ−Ｃのうちのいずれかが、たとえば設計ミス
や何らかの事故でショートしていたり、あるいは実装上
配線を誤ったりしていたとしても、出力信号２３は、い
ずれも信号の論理としては入力信号２１と同じである。[Problems to be Solved by the Invention] According to the conventional variable digital delay circuit shown in FIG.
Each delay circuit 32A-C is connected to one set of inverter 33.
Since it is composed of a, b, 33c, d, 33e, and f, the signal 21 and any of the delay circuits 32A-
The output signal 23 obtained by selecting the delay signals 42A, B, and C via the delay circuits 32A-C by the selection circuit 14 only has different timing (delay amount), and even if one of the delay signals 42A-C is selected by the selection circuit 14, However, even if, for example, there is a short circuit due to a design error or some kind of accident, or there is a wiring error in mounting, the output signal 23 will have the same signal logic as the input signal 21.
そのため、４種類のタイミングの信号のいずれを選択し
ているのか、あるいは各遅延回路３２Ａ−Ｃが正常に動
作しているかなど、回路の動作状態をチエツクするため
には、選択回路１４の各入力ａ−ｄに入力される信号を
それぞれ選択して出力せしめて、その実際の遅延量を測
定しなければならず、たとえばゲート・アレイなどによ
りＩＣ（集積回路）の内部に、この可変デジタル遅延回
路を組込んだ場合には、回路の動作状態を容易にチエツ
クすることができないという解決されるべき課題があっ
た。Therefore, in order to check the operating status of the circuit, such as which of the four timing signals is selected or whether each delay circuit 32A-C is operating normally, it is necessary to check each input of the selection circuit 14. It is necessary to select each of the signals input to A to D and output them, and measure the actual amount of delay. For example, this variable digital delay circuit is installed inside an IC (integrated circuit) using a gate array or the like. When a circuit is incorporated, there is a problem to be solved in that it is not possible to easily check the operating status of the circuit.
［課題を解決するための手段］
本発明はこのような課題を解決するためになされたもの
であり、各段の遅延回路を、それぞれ直列に接続された
１組のＥＸ−ＯＲ（エクスクル−シブ・オア）ゲートに
より構成するとともに、各ＥＸ−ＯＲゲートの出力の論
理を制御するためのテスト制御回路を設け、選択された
信号のみが選択されない他の信号とは反転した論理とな
って出力されるようにした。[Means for Solving the Problems] The present invention has been made to solve such problems, and each stage of delay circuits is connected in series with a set of EX-ORs (exclusive・A test control circuit is provided to control the logic of the output of each EX-OR gate, and only the selected signal is output with the logic inverted from other signals that are not selected. It was to so.
［作用コ
このような手段を設けたことから、各段の遅延回路を構
成するそれぞれのＥＸ−ＯＲゲートに入力する制御信号
の論理の組合せにより、回路の動作状態を簡単にチエツ
クすることができるようになった。そのために、ゲート
・アレイを用いて可変デジタル遅延回路を組込んだＩＣ
の内部をチエツクすることも極めて容易になった。[Operation] Since such a means is provided, the operating state of the circuit can be easily checked by combining the logic of the control signals input to the respective EX-OR gates constituting the delay circuits of each stage. It became so. For this purpose, an IC incorporating a variable digital delay circuit using a gate array is used.
It has become extremely easy to check the inside of the car.
［実施例］ 本発明の一実施例の回路構成を第１図に示し説明する。[Example] A circuit configuration of an embodiment of the present invention is shown in FIG. 1 and will be described.
ここで、第３図における対応する構成要素については同
じ記号を用いた。Here, the same symbols are used for corresponding components in FIG.
１１はデジタル信号を入力するための入力端子、１２Ａ
、Ｂ、Ｃはそれぞれ直列に接続された３組のＥＸ−ＯＲ
ゲート１３ａ、ｂ、１３ｃ、ｄ、１３ｅ、ｆにより構成
される遅延回路であり、入力信号２１および前段の遅延
回路１２Ａ、１２Ｂからの遅延信号２２Ａ、２２Ｂをそ
れぞれ遅延して出力する。１４は入力された入力信＠２
１および各遅延回路１２Ａ−Ｃからの遅延信号２２Ａ−
Ｃのうちのいずれか１つの信号を選択して出力するため
の選択回路、１５は選択回路１４からの出力信号２３を
出力するための出力端子、１６Ａ−Ｃはテスト制御回路
１７に加えるテスト信＠２４Ａ〜Ｃをそれぞれ入力する
ための入力端子でおり、テスト制御信号１７は加えられ
る各テスト信＠２４Ａ−Ｃの組合せに応じて、各遅延回
路１２Ａ〜Ｃからの遅延信号２２Ａ−Ｃの出力論理を逆
転するように制御するための制御信号２５Ａ−Ｄを各Ｅ
Ｘ−ＯＲゲート１３ａ−ｆに出力する。１８Ａおよび１
８Ｂは、選択回路１４に送出する選択信号２６Ａ、２６
Ｂをそれぞれ入力するための入力端子である。11 is an input terminal for inputting a digital signal, 12A
, B, and C are three sets of EX-OR connected in series.
This is a delay circuit composed of gates 13a, b, 13c, d, 13e, and f, and delays and outputs the input signal 21 and the delayed signals 22A, 22B from the previous stage delay circuits 12A, 12B, respectively. 14 is the input signal @2
1 and delay signals 22A- from each delay circuit 12A-C.
15 is an output terminal for outputting the output signal 23 from the selection circuit 14, and 16A-C are test signals to be applied to the test control circuit 17. It is an input terminal for inputting @24A to C, respectively, and the test control signal 17 outputs delay signals 22A to C from each delay circuit 12A to C according to the combination of each test signal @24A to C to be applied. Control signals 25A-D for controlling the logic to be reversed are sent to each E
It outputs to X-OR gates 13a-f. 18A and 1
8B is a selection signal 26A, 26 sent to the selection circuit 14.
These are input terminals for inputting B, respectively.
このように構成された回路の動作を説明すると、遅延回
路として通常動作させる場合は、入力端子１６Ｇより入
力するテスト信号２４ＣをＯ”としてテスト制御回路１
７のイネーブル人力ＥＮに加えておく。この場合、テス
ト制御回路１７はディスイネーブル状態であり、各ＥＸ
−ＯＲゲート１３ａ−ｆに加えられる制御信号２５Ａ−
Ｄはすべて“１″となるように設定しておく。各ＥＸ−
〇Ｒゲート１３ａ〜ｆは、図示するように各ＥＸ−ＯＲ
ゲート１３ａ、Ｃ，ｅの一方の入力には入力信号２１お
よび前段の遅延回路１２Ａ、Ｂからの遅延信号２２Ａ、
Ｂが、他方の入力には制御信号２５Ａ、Ｂ、Ｃがそれぞ
れ入力され、各ＥＸ−ＯＲゲート１３ｂ、ｄ、ｆの一方
の入力には第１段の各ＥＸ−ＯＲゲート１３ａ、Ｃ，ｅ
がらの出力が、他方の入力には制御信号２５Ｂ、Ｃ，Ｄ
がそれぞれ入力されるようになっている。したがって、
たとえば入力信号２１の論理を“１″とすると、初段の
遅延回路１２ＡのＥＸ−ＯＲゲート１３ａへの各入力は
ともに“１″であるためその出力は“０”となり、ＥＸ
−ＯＲゲート１３ｂへの各入力は“ＯＨと“１″である
ためその出力は“１”となる。すなわち、各ＥＸ−ＯＲ
ゲート１３ａ、ｂは、入力信号２１に対して、それぞれ
インバータとしての機能を実現し、このことは次段およ
び最終段の遅延回路１２８．１２Ｇにおける各ＥＸ−Ｏ
Ｒゲート１３Ｃ〜ｆについても同じであり、入力信号２
１の論理が“ＯＩｆの場合も同様の結果を得ることがで
きる。To explain the operation of the circuit configured in this way, when operating normally as a delay circuit, the test signal 24C input from the input terminal 16G is set to O'' and the test control circuit 1
Add it to Enable Human Power EN in 7. In this case, the test control circuit 17 is in a disabled state, and each EX
-Control signal 25A applied to OR gates 13a-f
All D's are set to "1". Each EX-
〇R gates 13a to 13f are connected to each EX-OR gate as shown in the figure.
One input of the gates 13a, C, and e receives the input signal 21 and the delay signals 22A and 22A from the previous stage delay circuits 12A and 12B, respectively.
Control signals 25A, B, and C are input to the other input, and each EX-OR gate 13a, C, and e of the first stage is input to one input of each EX-OR gate 13b, d, and f.
output from one input, and control signals 25B, C, D to the other input.
are entered respectively. therefore,
For example, when the logic of the input signal 21 is "1", each input to the EX-OR gate 13a of the first stage delay circuit 12A is "1", so its output is "0", and the EX-OR gate 13a of the first stage delay circuit 12A is
- Since each input to the OR gate 13b is "OH" and "1", its output is "1". In other words, each EX-OR
The gates 13a and 13b each realize a function as an inverter for the input signal 21, and this means that each EX-O in the next and final stage delay circuits 128 and 12G
The same applies to R gates 13C to 13f, and input signal 2
A similar result can be obtained when the logic of 1 is "OIf".
このように、テスト制御回路１７がディスイネーブル状
態のときは、各遅延回路１２Ａ−Ｃを構成する１組のＥ
Ｘ−ＯＲゲート１３ａ−ｆは、入力信号２１および前段
の遅延回路１２Ａ、１２Ｂからの遅延信号２２Ａ、２２
Ｂのそれぞれに対してインバータとなるため、回路の動
作としては、第３図に示した従来例で用いられる回路と
同じになり、４種類の遅延量の異なる信号のうち目的と
する信号を、対応する選択信号２６Ａ、２６Ｂを選択回
路１４に印加して選択せしめ、出力信号２３として得る
。In this way, when the test control circuit 17 is in the disabled state, one set of E constituting each delay circuit 12A-C
The X-OR gates 13a-f input the input signal 21 and the delayed signals 22A, 22 from the previous stage delay circuits 12A, 12B.
Since an inverter is used for each of B, the operation of the circuit is the same as the circuit used in the conventional example shown in FIG. Corresponding selection signals 26A and 26B are applied to the selection circuit 14 for selection, and an output signal 23 is obtained.
つぎに、回路をチエツクするときの動作を説明すると、
まずテスト制御回路１７のイネーブル入力に加えるテス
ト信号２４Ｃを“１”にしてテスト制御回路１７をイネ
ーブル状態にする。テスト制御回路１７より出力される
各制御信＠２５Ａ〜Ｄは、各テスト信号２４Ａ、２４Ｂ
の論理の組合せにより、いずれか１つが“Ｏ″になるよ
うに設定しておく。Next, to explain the operation when checking the circuit,
First, the test signal 24C applied to the enable input of the test control circuit 17 is set to "1" to enable the test control circuit 17. Each control signal @25A to D output from the test control circuit 17 is the test signal 24A, 24B.
Depending on the combination of logics, one of them is set to be "O".
第２Ａ図には、各テスト信号２４Ａ、２４Ｂの論理の組
合せと各制御信号２５Ａ−Ｄの論理との対応関係が示さ
れている。たとえば各テスト信号２４Ａ、２４Ｂがとも
に“Ｏａｔのときは、制御信号２５Ａは“Ｏｔｔとなり
、他の制御信号２５８〜Ｄはすべて“１パとなることを
表わしている。FIG. 2A shows the correspondence between the logic combinations of each test signal 24A, 24B and the logic of each control signal 25A-D. For example, when the test signals 24A and 24B are both "Oat", the control signal 25A is "Ott", and the other control signals 258-D are all "1pa".
そこで、第１図において入力信号２１の論理を“１′″
として、テスト制御回路１７に加える各テスト信号２４
Ａ、２４Ｂをともに“０゛′にした場合についてみると
、テスト制御回路１７より出力される制御信号２５Ａは
、第２Ａ図に示すように“０パであり、初段の遅延回路
１２ＡのＥＸ−０Ｒゲート１３ａには、１４１ ｎであ
る入力信号２１と“Ｏ”である制御信号２５Ａとが入力
されるためその出力は“１パとなり、この出力と“１′
である制御信号２５ＢとがＥＸ−ＯＲゲート１３ｂに入
力される。したがって、選択回路１４の入力すに入力さ
れる遅延信号２２Ａは“Ｏ”であり、入力信号２２Ｂ、
２２Ｃも同様に入力信号２１とは反転した論理となる。Therefore, in FIG. 1, the logic of the input signal 21 is set to "1'".
Each test signal 24 applied to the test control circuit 17 as
In the case where both A and 24B are set to "0", the control signal 25A output from the test control circuit 17 is "0" as shown in FIG. 2A, and the EX- of the first stage delay circuit 12A is Since the input signal 21 of 141n and the control signal 25A of "O" are input to the 0R gate 13a, its output becomes "1P", and this output and "1'" are input.
A control signal 25B is input to the EX-OR gate 13b. Therefore, the delay signal 22A input to the input of the selection circuit 14 is "O", and the input signal 22B,
Similarly, the logic of the input signal 22C is inverted from that of the input signal 21.
すなわち、選択回路１４の入力ａを選択信号２６Ａ、２
６Ｂにより選択したときにのみ、出力信号２３は入力信
号２１と同じ論理となる。That is, the input a of the selection circuit 14 is connected to the selection signals 26A, 2
Only when selected by 6B, the output signal 23 has the same logic as the input signal 21.
つぎに、各テスト信号２４Ａ、２４Ｂをそれぞれ“Ｏ”
、“１ｎにした場合についてみると、制御信号２５Ｂの
みが“Ｏ”となり、他の制御信号２５Ａ、２５Ｇ、２５
Ｄは“１″となるため、遅延信号２２Ａのみが“Ｏ”で
あり、入力信号２１とは反転した論理となり、他の遅延
信号２２Ｂ。Next, each test signal 24A, 24B is set to “O”.
, "1n", only the control signal 25B becomes "O", and the other control signals 25A, 25G, 25
Since D is "1", only the delayed signal 22A is "O", which is the inverted logic of the input signal 21, and the other delayed signal 22B.
２２Ｇの論理は入力信号２１と同じである。したがって
、選択回路１４の入力すを選択したときにのみ、出力信
号２３は入力信号２１と反転した論理となる。The logic of 22G is the same as input signal 21. Therefore, only when the input of the selection circuit 14 is selected, the output signal 23 becomes the inverted logic of the input signal 21.
同様にして、各テスト信号２４Ａ、２４Ｂがそれぞれ“
１゛′、“Ｏ”のときは遅延信号２２Ｂのみが、“１″
、“１″のときは遅延信号２２Ｃのみが入力信号２１と
は反転した論理となる。Similarly, each test signal 24A, 24B is
1'', when it is "O", only the delay signal 22B is "1"
, when the delay signal 22C is "1", only the delay signal 22C has a logic inverted from that of the input signal 21.
第２Ｂ図は、入力信号２１と、各テスト信号２４Ａ、２
４Ｂと、選択回路１４の各人力ａ−ｄに入力される信号
との、それぞれの論理の対応関係を示すものであり、入
力信号２１が１”の場合において各テスト信号２４Ａ、
２４ＢがともにＯｔｏのときは、選択回路１４の入力ａ
に入力される信号のみが１”となり、各テスト信号２４
Ａ、２４Ｂが他の組合わせのときは、選択回路１４のい
ずれか１つの入力に入力される信号のみが“０９９とな
る。入力信号２１がＯ”の場合は、図示するように入力
信号２１が“１″の場合とは逆の論理となる。FIG. 2B shows the input signal 21 and each test signal 24A, 2.
4B and the signals inputted to each of the human inputs a to d of the selection circuit 14, and when the input signal 21 is 1'', each test signal 24A,
24B are both Oto, the input a of the selection circuit 14
Only the signal input to the test signal 24 becomes 1".
When A and 24B are in other combinations, only the signal input to any one input of the selection circuit 14 is "099." When the input signal 21 is O, the input signal 21 is The logic is opposite to that when is "1".
したがって、第１図において、たとえば入力信号２１の
論理が“１”の場合において、選択回路１４の入力すを
選択する選択信号２６Ａ、２６８を選択回路１４に送出
しているときに、テスト制御回路１７に加える各テスト
信＠２４Ａ、２４Ｂをそれぞれ“′Ｑ”、“１”にして
得られる出力信号２３の論理が“Ｏ”であれば、選択し
た通りの出力信号２３を得ており、回路としては正常に
動作していることになる。Therefore, in FIG. 1, when the logic of the input signal 21 is "1", the test control circuit If the logic of the output signal 23 obtained by setting the test signals @24A and 24B to "'Q" and "1" to "1", respectively, is "O", the selected output signal 23 is obtained, and the circuit This means that it is working normally.
このように、回路の動作状態をチエツクする場合は、各
テスト信号２４Ａ、２４Ｂを組合わせてテスト制御回路
１７に加え、得られる出力信＠２３の論理を観測するだ
けで、回路の動作が正常であるか否かを判断することが
できるとともに、各テスト信号２４Ａ、２４Ｂの組合わ
せと出力信号２３の論理との対応関係から、いずれの信
号を選択しているのかについても確認することができる
。In this way, when checking the operating status of a circuit, simply applying the combined test signals 24A and 24B to the test control circuit 17 and observing the logic of the resulting output signal @23 will confirm that the circuit is operating normally. It is possible to judge whether or not the test signals 24A and 24B are selected, and also to confirm which signal is selected from the correspondence between the combination of the test signals 24A and 24B and the logic of the output signal 23. .
なお、ＥＸ−ＯＲゲート１３ａ （Ｃ，ｅ）（７）出力
をＥＸ−ＯＲゲート１３ｂ （ｄ、ｆ＞に印加する場合
に、遅延時間を大きくするために偶数のインバータを介
して印加しても、あるいは何個かのバッファを介しても
よいことは以上の説明から明らかであろう。Note that when applying the output of EX-OR gate 13a (C, e) (7) to EX-OR gate 13b (d, f>), it is also possible to apply it through an even number of inverters in order to increase the delay time. It will be clear from the above description that the data may be sent via , or several buffers.
［発明の効果］
以上の説明から明らかなように、本発明によるならば、
出力信号の実際の遅延量を測定することなく、その論理
を観測するだけで、回路の動作状態をチエツクすること
ができることから、ゲート・アレイなどによりＩＣ内部
に容易に組込むことができるなど、本発明の効果は極め
て大きい。[Effect of the invention] As is clear from the above explanation, according to the present invention,
Since it is possible to check the operating status of a circuit simply by observing its logic without measuring the actual amount of delay of the output signal, it is possible to easily incorporate it into an IC using a gate array, etc. The effects of the invention are extremely large.
第１図は本発明の一実施例の回路構成図、第２Ａ図は第
１図に示した実施例における各テスト信号の論理の組合
わせと各制御信号の論理との対応関係を説明するための
符号図、
第２Ｂ図は第１図に示した実施例における入力信号と各
テスト信号と選択回路の各入力に入力され信号とのそれ
ぞれの論理の対応関係を説明するための符号図、
第３図は従来例の回路構成図である。
１１・・・入力端子 １２Ａ−Ｃ・・・遅延回路１
３ａ−ｆ−ＥＸ−ＯＲゲート
１４・・・選択回路 １５・・・出力端子１６Ａ−
Ｃ・・・入力端子
１７・・・テスト制御回路
１８Ａ、１８Ｂ・・・入力端子
２１・・・入力信号 ２２Ａ−Ｃ・・・遅延信号２
３・・・出力信号 ２４Ａ−Ｃ・・・テスト信号２
５Ａ−Ｄ・・・制御信号
２６Ａ、２６Ｂ・・・選択信号
３２Ａ−Ｃ・・・遅延回路
３３ａ−ｆ・・・インバータ
４２Ａ−Ｃ・・・遅延信号。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, and FIG. 2A is for explaining the correspondence between the logic combination of each test signal and the logic of each control signal in the embodiment shown in FIG. 1. FIG. 2B is a code diagram for explaining the logical correspondence between the input signal, each test signal, and the signal input to each input of the selection circuit in the embodiment shown in FIG. FIG. 3 is a circuit configuration diagram of a conventional example. 11...Input terminal 12A-C...Delay circuit 1
3a-f-EX-OR gate 14...Selection circuit 15...Output terminal 16A-
C...Input terminal 17...Test control circuit 18A, 18B...Input terminal 21...Input signal 22A-C...Delay signal 2
3...Output signal 24A-C...Test signal 2
5A-D... Control signals 26A, 26B... Selection signals 32A-C... Delay circuits 33a-f... Inverters 42A-C... Delay signals.
Claims (1)
他方の入力端子に制御信号を印加された第１のエクスク
ルーシブ・オア・ゲート（１３ａ、ｃ、ｅ）と、前記第
１のエクスクルーシブ・オア・ゲートの出力を一方の入
力端子に印加され他方の入力端子に制御信号を印加され
て遅延信号（２２Ａ、Ｂ、Ｃ）を得るための第２のエク
スクルーシブ・オア・ゲート（１３ｂ、ｄ、ｆ）とを含
む回路を１段の遅延手段とし、前記遅延信号を後段の遅
延手段の前記入力信号とするｎ段の遅延手段（１２Ａ、
Ｂ、Ｃ）と、 前記ｎ段の遅延手段のうちの初段の遅延手段（１２Ａ）
に印加される前記入力信号（２１）および前記ｎ段の遅
延手段から得られる各遅延信号（２２Ａ、Ｂ、Ｃ）のう
ちの１つを選択して出力するための選択手段（１４）と
、 前記選択手段が選択する信号のうちの１つの信号のみを
テストのために他の信号とは反転した理論とするように
前記第１および第２のエクスクルーシブ・オア・ゲート
の他方の入力端子に印加する前記各制御信号を出力する
ためのテスト制御手段（１７）と を含む可変デジタル遅延回路。[Claims] A first exclusive OR gate (13a, c, e) to which an input signal for delay is applied to one input terminal and a control signal to the other input terminal; A second exclusive-OR gate (22A, B, C) is applied to the output of the first exclusive-OR gate to one input terminal, and a control signal is applied to the other input terminal to obtain a delayed signal (22A, B, C). 13b, d, f) as one stage of delay means, and n-stage delay means (12A,
B, C), and the first stage delay means (12A) among the n stages of delay means.
a selection means (14) for selecting and outputting one of the input signal (21) applied to the input signal (21) and each delayed signal (22A, B, C) obtained from the n-stage delay means; Applying only one of the signals selected by the selection means to the other input terminal of the first and second exclusive-OR gates so as to have a theory inverted from other signals for testing. and a test control means (17) for outputting each of the control signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059063A JPH01232823A (en) | 1988-03-12 | 1988-03-12 | Variable digital delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059063A JPH01232823A (en) | 1988-03-12 | 1988-03-12 | Variable digital delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232823A true JPH01232823A (en) | 1989-09-18 |
| JPH0381328B2 JPH0381328B2 (en) | 1991-12-27 |
Family
ID=13102514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059063A Granted JPH01232823A (en) | 1988-03-12 | 1988-03-12 | Variable digital delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232823A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116131820A (en) * | 2023-04-12 | 2023-05-16 | 合肥灿芯科技有限公司 | All-digital programmable delay circuit with simple control |
-
1988
- 1988-03-12 JP JP63059063A patent/JPH01232823A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116131820A (en) * | 2023-04-12 | 2023-05-16 | 合肥灿芯科技有限公司 | All-digital programmable delay circuit with simple control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381328B2 (en) | 1991-12-27 |
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