JPH0582905B2 - - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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Description
【発明の詳細な説明】
[発明の技術分野]
この発明半導体集積回路のテスト回路に係り、
特に限られた数の外部端子から入力される信号に
基づき任意の数のテストモード信号を発生させる
ような改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to a test circuit for a semiconductor integrated circuit,
In particular, the present invention relates to an improvement in which an arbitrary number of test mode signals can be generated based on signals input from a limited number of external terminals.
[発明の技術的背景]
一般に半導体集積回路は数ミリ四方の半導体チ
ツプ上に数千ないし数万のトランジスタを集積し
て構成され、このチツプをプラスチツク、セラミ
ツク等のパツケージに収納して製品としている。
このため、パツケージに収納した後にチツプの動
作状態を調べたり、動作制御のために信号の入出
力を行なう場合には、チツプ上に設けられたボン
デイングパツドを通じて、パツケージの外に取出
された外部端子(ピン)からにのみ限られる。そ
こで半導体集積回路の設計を行なう場合には、チ
ツプ検証のために外部からチツプの内部状態を任
意に設定することができるようなテスト回路を内
蔵させることが普通である。このテスト回路を内
蔵させたときは普通、テストモードの数だけ外部
にテストモード設定用の外部端子を設ける必要が
ある。しかし、集積回路の外部端子数はパツケー
ジ毎に限られているため、テストのための外部端
子の数はできるだけ少ないほうが望ましい。そこ
で従来ではテスト回路専用の外部端子をできるだ
け少なくするためにチツプ内部に特別なカウンタ
を設ける等の方法が考えられている。[Technical Background of the Invention] Generally, a semiconductor integrated circuit is constructed by integrating several thousand to tens of thousands of transistors on a semiconductor chip several millimeters square, and this chip is housed in a package made of plastic, ceramic, etc. to produce a product. .
Therefore, when checking the operating status of the chip after storing it in the package or inputting/outputting signals for operation control, the external Limited to terminals (pins) only. Therefore, when designing a semiconductor integrated circuit, it is common to incorporate a test circuit that can arbitrarily set the internal state of the chip from the outside for chip verification. When this test circuit is built-in, it is usually necessary to provide external terminals for setting test modes as many times as there are test modes. However, since the number of external terminals of an integrated circuit is limited for each package, it is desirable to have as few external terminals as possible for testing. Conventionally, methods such as providing a special counter inside the chip have been considered in order to minimize the number of external terminals dedicated to the test circuit.
第4図は従来のテスト回路の構成を示す回路図
である。1,……はそれぞれT型のフリツプフロ
ツプであり、n個のフリツプフロツプ1が前段の
Q出力を次段のT入力とする如く多段接続され、
全体でnビツトのパイナリアツプカウンタ2を構
成している。そして初段のフリツプフロツプ1に
はT入力として外部端子3に供給されるパルス信
号φが入力され、全てのフリツプフロツプ1には
リセツト入力として外部端子4に供給されるリセ
ツト信号RSTが並列に入力される。n個のノア
ゲート51ないし5oはそれぞれ上記n個のフリツ
プフロツプ1のQ出力および出力のうち任意の
信号が並列に入力され、これらの信号からテスト
モード信号M1ないしMnを出力するデコード用
のものであり、例えば一つのノアゲート51には
全てのフリツプフロツプ1のQ出力が並列に入力
されており、一つのノアゲート52には初段のフ
リツプフロツプ1の出力と2段目以降の各フリ
ツプフロツプ1のQ出力が並列に入力されてい
る。従つて、上記n個のノアゲート51ないし5o
では2n通りのテストモード信号を得ることができ
る。 FIG. 4 is a circuit diagram showing the configuration of a conventional test circuit. 1, ... are T-type flip-flops, and n flip-flops 1 are connected in multiple stages such that the Q output of the previous stage is the T input of the next stage.
The total constitutes an n-bit pinariap counter 2. The pulse signal φ supplied to the external terminal 3 as a T input is input to the flip-flop 1 at the first stage, and the reset signal RST supplied to the external terminal 4 as a reset input is input in parallel to all the flip-flops 1. The n NOR gates 51 to 5o are used for decoding, into which arbitrary signals among the Q outputs and outputs of the n flip-flops 1 are input in parallel, and output test mode signals M1 to Mn from these signals. For example, one NOR gate 51 has the Q outputs of all flip-flops 1 inputted in parallel, and one NOR gate 52 has the outputs of the first stage flip-flop 1 and the Q outputs of each flip-flop 1 from the second stage onwards. Outputs are input in parallel. Therefore, the n Noah gates 5 1 to 5 o
In this case, 2 n test mode signals can be obtained.
第5図は上記従来回路の動作を示すタイミング
チヤートである。まず、端子4にリセツト信号
RSTを供給した後に端子3に所定数のパルス信
号φを供給する。これにより、アツプカウンタ2
の各段のフリツプフロツプ1のQ出力Q(1)ないし
Q(n)はパルス信号φの入力回数に応じてバイナリ
的に変化する。そしてこれらの信号変化に応じ
て、ノアゲート51ないし5oからはデコードされ
たモード信号M1ないしMnが順次出力される。 FIG. 5 is a timing chart showing the operation of the conventional circuit. First, send a reset signal to terminal 4.
After supplying RST, a predetermined number of pulse signals φ are supplied to terminal 3. As a result, up counter 2
The Q outputs Q(1) to Q(n) of the flip-flops 1 in each stage change binary depending on the number of inputs of the pulse signal φ. In response to these signal changes, decoded mode signals M1 to Mn are sequentially output from the NOR gates 51 to 5o .
このようなテスト回路を内蔵した集積回路で
は上記各テストモード信号M1ないしMnに応じ
て内部でテストモードが設定され、機能テスト、
直流テスト等各種検証テストのための回路設定が
行われる。 In an integrated circuit with such a built-in test circuit, a test mode is set internally according to each of the above test mode signals M1 to Mn, and a functional test,
Circuit settings are made for various verification tests such as DC tests.
[背景技術の問題点]
上記したように集積回路は限られたピン数のパ
ツケージに収納されるが、このピンの数が少ない
程パツケージの外観形状は小型になり、製造価格
も安価にできる。このため、集積回路では外部端
子の数ができるだけ少ない方が望ましい。しか
し、上記従来のテスト回路では本来の外部端子の
他に、上記テスト回路におけるパルス信号φおよ
びリセツト信号RST供給用の二つの端子が余計
に必要となる。この二つの端子は集積回路の実使
用時には全く使用されず無駄である。[Problems with Background Art] As described above, an integrated circuit is housed in a package with a limited number of pins, and the smaller the number of pins, the smaller the external appearance of the package and the lower the manufacturing cost. For this reason, it is desirable for an integrated circuit to have as few external terminals as possible. However, in addition to the original external terminal, the conventional test circuit requires two additional terminals for supplying the pulse signal φ and the reset signal RST to the test circuit. These two terminals are completely unused and useless when the integrated circuit is actually used.
[発明の目的]
この発明は上記のような事情を考慮してなされ
たものでありその目的は、テストに必要な外部端
子の数を従来よりも削減することができ、しかも
任意のテストモードが外部から自由に設定できる
テスト回路を提供することにある。[Object of the Invention] This invention was made in consideration of the above circumstances, and its purpose is to reduce the number of external terminals required for testing compared to the conventional one, and to enable arbitrary test modes. The objective is to provide a test circuit that can be freely set from the outside.
[発明の概要]
上記目的を達成するためこの発明にあつては、
複数ビツトのデータからなる所定のパターンが供
給される外部端子と、任意の数のデータシフト手
段が多段接続され、初段のデータシフト手段に上
記パターンが入力されるデータシフト回路と、上
記複数のデータシフト手段の特定の出力状態を検
出する少なくとも一つの第1ゲート回路と、上記
第1ゲート回路の出力をラツチするラツチ回路
と、上記外部端子に供給される特定のパターンを
検出することにより上記ラツチ回路をリセツトす
るためのリセツト信号を発生する第2ゲート回路
とを具備し、上記ラツチ回路の出力をテストモー
ド信号として使用するようにしている。[Summary of the invention] In order to achieve the above object, this invention has the following features:
an external terminal to which a predetermined pattern consisting of multiple bits of data is supplied, a data shift circuit in which an arbitrary number of data shift means are connected in multiple stages and the pattern is inputted to the first stage data shift means, and the plurality of data at least one first gate circuit for detecting a specific output state of the shifting means; a latch circuit for latching the output of the first gate circuit; A second gate circuit generates a reset signal for resetting the circuit, and the output of the latch circuit is used as a test mode signal.
[発明の実施例]
以下、図面を参照してこの発明の一実施例を説
明する。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings.
第1図はこの発明のテスト回路の構成を示す回
路図であり、このテスト回路は従来と同様に検証
を行なうべき集積回路に内蔵されている。図にお
いて11ないし14はそれぞれシフトレジスタで
あり、これら4個のシフトレジスタは前段のQ出
力を次段のD入力とする如く多段接続され、全体
で4ビツトのデータシフト回路15を構成してい
る。そして初段のシフトレジスタ11にはD入力
として外部端子16に供給されるパターンデータ
Dinが入力され、全てのシフトレジスタ11ない
し14のクロツク入力端にはこのテスト回路が内
蔵される集積回路で使用される基本クロツク信号
φが並列に供給されるようになつている。 FIG. 1 is a circuit diagram showing the configuration of a test circuit according to the present invention, and this test circuit is built in an integrated circuit to be verified as in the conventional case. In the figure, 11 to 14 are shift registers, and these four shift registers are connected in multiple stages such that the Q output of the previous stage is used as the D input of the next stage, and constitute a 4-bit data shift circuit 15 as a whole. . Pattern data is supplied to the external terminal 16 as a D input to the first stage shift register 11.
Din is input, and the basic clock signal φ used in the integrated circuit in which this test circuit is built is supplied in parallel to the clock input terminals of all shift registers 11 to 14.
17,18はそれぞれ3入力のアンドゲート、
19は3入力のナンドゲートであり、アンドゲー
ト17には上記シフトレジスタ12のQ出力およ
びシフトレジスタ13および14の各出力が供
給され、アンドゲート18には上記シフトレジス
タ12,13の各Q出力およびシフトレジス14
の出力が供給され、ナンドゲート19には上記
シフトレジスタ12,13および14の各Q出力
が供給されている。 17 and 18 are AND gates with 3 inputs each,
19 is a 3-input NAND gate, the AND gate 17 is supplied with the Q output of the shift register 12 and each output of the shift registers 13 and 14, and the AND gate 18 is supplied with the Q output of the shift register 12, 13 and shift register 14
The NAND gate 19 is supplied with the Q outputs of the shift registers 12, 13 and 14.
二つのシフトレジスタ20および21は2種類
のテストモード信号M1,M2を発生するためのも
のであり、この両シフトレジスタ20,21のD
入力として上記アンドゲート17,18の出力が
供給されている。さらにこの両シフトレジスタ2
0,21のリセツト入力として上記ナンドゲート
19の出力が供給されている。そして2種類のテ
ストモード信号M1,M2はそれぞれのQ出力とし
て得られるようになつている。 The two shift registers 20 and 21 are for generating two types of test mode signals M1 and M2.
The outputs of the AND gates 17 and 18 are supplied as inputs. Furthermore, both shift registers 2
The output of the NAND gate 19 is supplied as a reset input of 0 and 21. Two types of test mode signals M1 and M2 are obtained as respective Q outputs.
もう一つのシフトレジスタ22は上記両シフト
レジスタ20,21におけるデータラツチ動作を
制御するクロツク信号を発生するためのものであ
り、このシフトレジスタ22にはD入力として上
記データシフト回路15内の初段のシフトレジス
タ11の出力が供給され、クロツク信号として
上記信号φがインバータ23を介して供給され
る。そしてこのシフトレジスタ22のQ出力がク
ロツク信号として上記シフトレジスタ20,21
に供給される。 Another shift register 22 is for generating a clock signal for controlling the data latch operation in both shift registers 20 and 21, and this shift register 22 has a D input as a clock signal for the first stage shift in the data shift circuit 15. The output of register 11 is supplied, and the signal φ is supplied via inverter 23 as a clock signal. The Q output of this shift register 22 serves as a clock signal for the shift registers 20 and 21.
is supplied to
次に上記のような構成の回路の動作を第2図お
よび第3図のタイミングチヤートを用いて説明す
る。 Next, the operation of the circuit configured as described above will be explained using timing charts shown in FIGS. 2 and 3.
まず初めに、パターンデータDinとして第2図
に示すようにクロツク信号φの3ビツトの期間
“1”にされたものを外部端子16から順次入力
する。このパターンデータDinはデータシフト回
路15によりクロツク信号φに同期して1ビツト
ずつ順次シフトされるので、データシフト回路1
5を構成する4個のシフトレジスタ11ないし1
4の各Q出力Q1ないしQ4は第2図に示すように
“1”期間が1ビツトずつずれた状態となる。そ
してシフトレジスタ11ないし14の各Q出力
Q1ないしQ4が全て“1”にされると、ナンドゲ
ート19の出力Nが始めて“0”になり、これに
よりシフトレジスタ20および21がリセツトさ
れてテストモード信号M1,M2が共に“0”にさ
れる。 First, as pattern data Din, as shown in FIG. 2, the clock signal φ, which is set to "1" during a 3-bit period, is sequentially inputted from the external terminal 16. This pattern data Din is sequentially shifted one bit at a time by the data shift circuit 15 in synchronization with the clock signal φ.
5 shift registers 11 to 1
As shown in FIG. 2, each of the four Q outputs Q1 to Q4 has a "1" period shifted by one bit. And each Q output of shift registers 11 to 14
When Q1 to Q4 are all set to "1", the output N of the NAND gate 19 becomes "0" for the first time, which resets the shift registers 20 and 21 and both test mode signals M1 and M2 are set to "0". Ru.
次にパターンデータDinとして任意ビツトだけ
“0”を入力した後、“0”,“0”,“1”,“0”
か
らなる4ビツトのパターンを外部端子16から順
次入力する。このときのパターンデータも上記の
場合と同様に、データシフト回路15により1ビ
ツトずつ順次シフトされるので、データシフト回
路15を構成する4個のシフトレジスタ11ない
し14の各Q出力Q1ないしQ4は1ビツトずつず
れた状態となる。 Next, after inputting “0” for arbitrary bits as pattern data Din, “0”, “0”, “1”, “0”
A 4-bit pattern consisting of The pattern data at this time is also sequentially shifted bit by bit by the data shift circuit 15 as in the above case, so each of the Q outputs Q1 to Q4 of the four shift registers 11 to 14 constituting the data shift circuit 15 is The state is shifted by one bit.
他方、シフトレジスタ22はクロツク信号φの
反転信号、すなわちクロツク信号φに対して半ビ
ツトずれた信号に同期してデータシフト回路15
内の初段のシフトレジスタ11の出力を内部に
取り込むため、このシフトレジスタ22のQ出力
Q22は前記のような4ビツトのパターンを入力し
た後、4ビツトパターンが最終段のシフトレジス
タ14にシフトされてから“0”から“1”に立
ち上がる。しかもこのQ出力Q22は前記クロツク
信号φの変化点の中間で“1”に立ち上がる。こ
のシフトレジスタ22のQ出力Q22が“1”に立
ち上がるとき、アンドゲート17に入力されてい
るシフトレジスタ12のQ出力Q2、シフトレジ
スタ13の出力3およびシフトレジスタ14
の出力4は共に“1”にされており、アンド
ゲート17の出力も“1”にされている。このた
め、シフトレジスタ22のQ出力Q22が“1”に
立ち上がると、上記アンドゲート17の“1”出
力がシフトレジスタ20に取り込まれ、この後、
テストモード信号M1が“1”にされる。従つて
このように“1”にされたテストモード信号M1
を用いて内部でテストモードを設定すれば、従来
と同様に機能テスト、直流テスト等各種検証テス
トのための回路設定を行なうことができる。 On the other hand, the shift register 22 operates the data shift circuit 15 in synchronization with an inverted signal of the clock signal φ, that is, a signal shifted by half a bit with respect to the clock signal φ.
In order to take the output of the first stage shift register 11 inside, the Q output of this shift register 22 is
Q22 inputs the 4-bit pattern as described above, shifts the 4-bit pattern to the shift register 14 at the final stage, and then rises from "0" to "1". Moreover, this Q output Q22 rises to "1" in the middle of the change point of the clock signal φ. When the Q output Q22 of the shift register 22 rises to "1", the Q output Q2 of the shift register 12 input to the AND gate 17, the output 3 of the shift register 13, and the shift register 14
The outputs 4 of both are set to "1", and the output of the AND gate 17 is also set to "1". Therefore, when the Q output Q22 of the shift register 22 rises to "1", the "1" output of the AND gate 17 is taken into the shift register 20, and after that,
Test mode signal M1 is set to "1". Therefore, the test mode signal M1 set to "1" in this way
By setting the test mode internally using , it is possible to perform circuit settings for various verification tests such as functional tests and DC tests in the same way as in the past.
第3図は上記実施例回路の異なる動作を示すタ
イミングチヤートである。この場合には上記と同
様にしてシフトレジスタ20および21のリセツ
トを行なつた後、パターンデータDinとして
“0”,“1”,“1”,“0”からなる4ビツトのパ
ターンを外部端子16から順次入力するようにし
たものである。この場合、シフトレジスタ22の
Q出力Q22“0”から“1”に立ち上がるとき、
アンドゲート18に入力されているシフトレジス
タ12のQ出力Q2、シフトレジスタ13のQ出
力Q3およびシフトレジスタ14の出力4が
共に“1”にされており、このアンドゲート18
の出力が“1”にされている。このため、シフト
レジスタ22のQ出力Q22が“1”に立ち上がる
と、上記アンドゲート18の“1”出力がシフト
レジスタ21に取り込まれ、この後、テストモー
ド信号M2が“1”にされる。従つてこの場合に
はテストモード信号M2による機能テスト、直流
テスト等各種検証テストのための回路設定が行わ
れる。 FIG. 3 is a timing chart showing different operations of the above embodiment circuit. In this case, after resetting the shift registers 20 and 21 in the same manner as above, a 4-bit pattern consisting of "0", "1", "1", "0" is sent to the external terminal as pattern data Din. Inputs are made sequentially from 16 onwards. In this case, when the Q output Q22 of the shift register 22 rises from “0” to “1”,
The Q output Q2 of the shift register 12, the Q output Q3 of the shift register 13, and the output 4 of the shift register 14, which are input to the AND gate 18, are all set to "1".
The output of is set to "1". Therefore, when the Q output Q22 of the shift register 22 rises to "1", the "1" output of the AND gate 18 is taken into the shift register 21, and thereafter the test mode signal M2 is set to "1". Therefore, in this case, circuit settings are performed for various verification tests such as a functional test and a DC test using the test mode signal M2.
このように上記実施例回路ではテスト回路用と
してただ一つの外部端子16を設け、この端子1
6に所定のパターンデータDinを入力することに
より2種類のテストモード信号M1,M2を発生さ
せるようにしているので、外部端子の数は従来回
路で必要としていた2本に比べて1本で削減でき
る。また、データシフト回路15内のシフトレジ
スタの接続数を増加させることにより、テストモ
ード信号の種類を増加させることができ、これに
より任意のテストモードをただ一つの外部端子を
用いて外部から自由に設定することができる。 In this way, in the above embodiment circuit, only one external terminal 16 is provided for the test circuit, and this terminal 1
Since two types of test mode signals M1 and M2 are generated by inputting predetermined pattern data Din to 6, the number of external terminals is reduced to one compared to the two required in the conventional circuit. can. In addition, by increasing the number of shift registers connected in the data shift circuit 15, the types of test mode signals can be increased, which allows any test mode to be freely controlled from the outside using only one external terminal. Can be set.
[発明の効果]
以上説明したようにこの発明によれば、テスト
に必要な外部端子の数を従来よりも削減すること
ができ、しかも任意のテストモードが外部から自
由に設定することができるテスト回路を提供する
ことができる。[Effects of the Invention] As explained above, according to the present invention, the number of external terminals required for testing can be reduced compared to the conventional test, and any test mode can be freely set from the outside. The circuit can be provided.
第1図はこの発明に係るテスト回路の構成を示
す回路図、第2図および第3図はそれぞれ上記実
施例回路の動作を示すタイミングチヤート、第4
図は従来回路の回路図、第5図は上記従来回路の
動作を示すタイミングチヤートである。
11,12,13,14,20,21,22…
…シフトレジスタ、15……データシフト回路、
16……外部端子、17,18……アンドゲー
ト、19……ナンドゲート、23……インバー
タ。
FIG. 1 is a circuit diagram showing the configuration of a test circuit according to the present invention, FIGS. 2 and 3 are timing charts showing the operation of the above embodiment circuit, and FIG.
The figure is a circuit diagram of a conventional circuit, and FIG. 5 is a timing chart showing the operation of the conventional circuit. 11, 12, 13, 14, 20, 21, 22...
...Shift register, 15...Data shift circuit,
16...External terminal, 17, 18...AND gate, 19...NAND gate, 23...Inverter.
Claims (1)
が供給される外部端子と、任意の数のデータシフ
ト手段が多段接続され、初段のデータシフト手段
に上記パターンを入力されるデータシフト回路
と、上記複数のデータシフト手段の特定の出力状
態を検出する少なくとも一つの第1ゲート回路
と、上記第1ゲート回路の出力をラツチするラツ
チ回路と、上記外部端子に供給される特定のパタ
ーンを検出することにより上記ラツチ回路をリセ
ツトするためのリセツト信号を発生する第2ゲー
ト回路とを具備し、上記ラツチ回路の出力をテス
トモード信号として使用するようにしたことを特
徴とするテスト回路。 2 前記ラツチ回路は、クロツク信号および上記
外部端子に供給されるパターンに基づきラツチ制
御信号発生手段で発生されるラツチ制御信号によ
つて制御される特許請求の範囲第1項に記載のテ
スト回路。[Claims] 1. A data shifter in which an external terminal to which a predetermined pattern consisting of data of multiple bits is supplied and an arbitrary number of data shift means are connected in multiple stages, and the pattern is input to the data shift means in the first stage. a circuit, at least one first gate circuit for detecting a specific output state of the plurality of data shifting means, a latch circuit for latching the output of the first gate circuit, and a specific pattern supplied to the external terminal. a second gate circuit that generates a reset signal for resetting the latch circuit by detecting the latch circuit, and the output of the latch circuit is used as a test mode signal. 2. The test circuit according to claim 1, wherein said latch circuit is controlled by a latch control signal generated by a latch control signal generating means based on a clock signal and a pattern supplied to said external terminal.
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1985
- 1985-04-26 JP JP60089977A patent/JPS61247984A/en active Granted
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Publication number | Publication date |
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JPS61247984A (en) | 1986-11-05 |
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