JPH0376314A - Counter test method - Google Patents

Abstract

PURPOSE:To allow the method with the less member of patters for test and not to decrease a maximum operating frequency at the time of testing by controlling a clock, a reset signal and a carry-in signal for each counter for an object to be tested so as to conduct the test. CONSTITUTION:Outputs of a 12-bit counter exist in 4096 ways by permutation of 12 bits, but test is conducted for 4-bit output each of the counter through the division of the counter constitution, then test patters required only 16X3=48 ways. The operating limit frequency fmax of the period counter is expressed in equation I, where Tpd is a propagation delay time of the counter, Tsu is a set up time and Tskew is a skew of the clock. The skew Tskew is suppressed small because of the limited effect only in the wiring coverage length in a gate array, thereby improving the operating limit frequency fmax.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ゲートアレイの同期式カウンタのテスト方法
に関し、特にテス）・時の最大動作周波数低下の改善に
関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for testing a synchronous counter of a gate array, and more particularly to improving the maximum operating frequency drop during testing.

〈従来の技術〉 クロック同期式カウンタの動作チェック、いわゆるカウ
ンタのテストでは、すべての出力状態のテストパターン
を用意して、出力状態がそのパターンに一致するかどう
かをチェックする。Ｎ段のバイナリカウンタであればそ
の出力状態の数は２Ｎ通りとなる。<Prior Art> In checking the operation of a clock synchronous counter, so-called counter testing, a test pattern for all output states is prepared and it is checked whether the output states match the pattern. In the case of an N-stage binary counter, the number of output states is 2N.

〈発明が解決しようとする課題〉 第３図に示すような１２段のカウンタであれば、出力状
態は４０９６通りであり、テスト用回路にこれらすべて
に対するテストパターンを用意するとなると、その回路
構成は大がかりとなり高価にもなる。<Problems to be Solved by the Invention> In the case of a 12-stage counter as shown in Figure 3, there are 4096 output states, and if test patterns for all of these are prepared in the test circuit, the circuit configuration is It will be large-scale and expensive.

そのため、通常はＮ段のカウンタを細分化し、各段ごと
にテストを行なうようにする。この方式であればテスト
パターンは少なくなり、テスト回路は安価になる。Therefore, normally the N-stage counter is subdivided and a test is performed for each stage. This method reduces the number of test patterns and reduces the cost of the test circuit.

そこで、従来より第３図に示すようなテスト回路が用い
られてきた。この場合は１２ビツト（４ビツト×３）の
減算カウンタである。１，２．３はクロック同期式のバ
イナリ減算カウンタで、各カウンタはリセット信号を受
けるリセット端子Ｒ３Ｔ、クロックを受けるタロツク端
子ＣＬＫ、キャリーイン端子ＣＩＮ’−キャリーアウト
端子Ｃ０ＵＴ、プリセット入力端子りそしてカウント値
を出力する出力端子Ｑ（図では４つの出力端子Ｑ。、Ｑ
ｌ。Therefore, a test circuit as shown in FIG. 3 has conventionally been used. In this case, it is a 12-bit (4 bits x 3) subtraction counter. 1, 2.3 are clock synchronous binary subtraction counters, and each counter has a reset terminal R3T that receives a reset signal, a tarlock terminal CLK that receives a clock, a carry-in terminal CIN'-carry-out terminal C0UT, a preset input terminal, and a count terminal. Output terminal Q that outputs a value (four output terminals Q in the figure), Q
l.

Ｑ、Ｑ３）を有する。なお、図では、テスト時に必要な
最小限度の信号および入力端子についてのみ示し、テス
ト時以外の通常のカウント動作時に必要な信号や入力端
子については図示を省略しである。Q, Q3). In the figure, only the minimum signals and input terminals necessary for testing are shown, and signals and input terminals necessary for normal counting operations other than testing are omitted.

各カウンタは、カウント値が零になるとキャリーアウト
を出力し、そのとき上位のカウンタは１だけ減算される
ようになっている。Each counter outputs a carry-out when the count value becomes zero, and at that time, the upper counter is decremented by 1.

各カウンタには、オアゲート４　（５，６）を介して本
来のクロックｃＬＫｏとテストクロック１（テストクロ
ック２．テストクロック３）のいずれかが入力されるよ
うになっている。Either the original clock cLKo or the test clock 1 (test clock 2, test clock 3) is input to each counter via the OR gate 4 (5, 6).

シミュレーシシン時はテスト用クロック１〜３を独立に
制御して入力し、対象のカウンタにのみクロックを与え
る。During simulation, test clocks 1 to 3 are independently controlled and input, and the clock is applied only to the target counter.

しかしながら、このようなテスト方式では、テスト用ク
ロックの通過するオアゲート４〜６が必要となり、この
オアゲートの伝搬遅延時間１゛９．のスキューにより、
動作時のカウンタの最高動作周波数ｆＩｌａＸが低下す
るという問題があった。However, such a test method requires OR gates 4 to 6 through which the test clock passes, and the propagation delay time of these OR gates is 1.9. Due to the skew of
There is a problem in that the maximum operating frequency fIlaX of the counter during operation is reduced.

本発明の目的は、このような点に鑑みてなされたもので
、ゲートアレイのカウンタ回路においてテスト用ロジッ
クパターンを作成する場合にテスト用パターン数が少な
くてすみ、しがちテスト時の最大動作周波数が低下しな
いようなカウンタテスト方法を提供することにある。The object of the present invention has been made in view of the above points, and is to reduce the number of test patterns when creating test logic patterns in a gate array counter circuit, and to reduce the maximum operating frequency during testing. The object of the present invention is to provide a counter test method that does not cause the counter to drop.

く課題を解決するための手段〉 このような目的を達成するために本発明では、まず、多
段のクロック同期式カウンタのそれぞれにＬ　ＯＷレベ
ルのリセット信号を与え、各カウンタのすべての出力お
よびキャリーアウトがクロック入力やキャリーイン信号
の状態にかかわらずＬＯＷレベルになることを確認する
。Means for Solving the Problems> In order to achieve such an object, the present invention first applies a low level reset signal to each of the multi-stage clock synchronous counters, and resets all outputs and carries of each counter. Check that OUT is at LOW level regardless of the state of the clock input or carry-in signal.

次に、２段目以降のテスト対象カウンタについては、そ
のカウンタの前段のカウンタに与えるリセット信号とク
ロックを制御してテスト対象カウンタのキャリーインを
ＨＩＧＨまたはＬＯＷレベルにし、前記前段のカウンタ
以外に与えるリセット信号はすべてＨＩＧＨレベルとし
た状態で、テスト対象カウンタの出力のすべての場合に
ついてホールド時とカウント時における各出力値をそれ
ぞれチェックする。Next, for the counters to be tested in the second and subsequent stages, the reset signal and clock given to the counters in the previous stage of the counters are controlled to set the carry-in of the counters to be tested to HIGH or LOW level, and the carry-in is set to the HIGH or LOW level, and the signal is applied to counters other than the counters in the previous stage. With all reset signals set to HIGH level, each output value during hold and count is checked for all outputs of the counter to be tested.

〈作用〉 本発明は、多段のクロック同期式カウンタを細分化して
テストする点では従来と同様であるが、カウンタに与え
るリセット信号およびキャリーイン信号をそれぞれＭ御
することによりテストする点で従来のテスト方法とは異
なる。<Operation> The present invention is similar to the conventional method in that a multi-stage clock synchronous counter is subdivided and tested, but is different from the conventional method in that the test is performed by controlling M each of the reset signal and carry-in signal given to the counter. The test method is different.

各カウンタは、クロック、リセット信号およびキャリー
イン信号に応じて出力およびキャリーアウトが変わるこ
とがら、テスト対象カウンタごとにクロック、リセット
信号およびキャリーイン信号を制御してテストする。Since the output and carry-out of each counter change depending on the clock, reset signal, and carry-in signal, the clock, reset signal, and carry-in signal are controlled and tested for each counter to be tested.

キャリーイン信号の制御は、テスト対象カウンタの前段
のカウンタに与えるリセット信号とりロックにより制御
することができる。The carry-in signal can be controlled by locking a reset signal given to the counter at the previous stage of the counter to be tested.

〈実施例〉 第１図は本発明の方法を実施する場合の対象とする１２
ビツトカウンタの接続例である。各カウンタはダイレク
トリセット付同期式減算カウンタであり、リセット信号
は個別に、しかしながらクロックは共通に与えることが
できるようになっている。<Example> Figure 1 shows 12 objects to be used when implementing the method of the present invention.
This is an example of a bit counter connection. Each counter is a synchronous subtraction counter with direct reset, and the reset signal can be applied individually, but the clock can be applied in common.

また、各カウンタの真理値は次表の通りである。The truth values of each counter are shown in the table below.

〈５行空白） 第　　１ 表 明する。なお、第２図はテストのフローを示す図である
。(5 blank lines) 1st Assert. Note that FIG. 2 is a diagram showing the flow of the test.

まず第１表の第１項目のテストでは、リセット１〜３を
ＬＯＷレベルにし、出力Ｑｏ〜Ｑ３およびキャリーアウ
トＣ０ＵＴがクロック入力やキャリーインＣＩＮにかか
わらずＬＯＷとなることを確認する。First, in the test for the first item in Table 1, resets 1 to 3 are set to LOW level, and it is confirmed that outputs Qo to Q3 and carry-out C0UT are LOW regardless of the clock input or carry-in CIN.

第１表の第２項目および第３項目のテストでは、リセッ
ト信号をＨＩＧＨレベルとし、キャリーインＣ１，４入
力端子をカウンタごとに制御し、出力Ｑ　−Ｑ３のすべ
ての場合（１６通り）について、ホールドとカウントを
チェックする。In the tests for the second and third items in Table 1, the reset signal is set to HIGH level, the carry-in C1 and C4 input terminals are controlled for each counter, and for all cases (16 ways) of output Q - Q3, Check holds and counts.

カウンタ１のキャリーインＣＩＮの制御は外部信号によ
り行なう、カウンタ２のＣＩＮはカウンタ１のＣ０ＵＴ
であるから、リセッ１〜１とクロックによって制御でき
る。The carry-in CIN of counter 1 is controlled by an external signal, and the CIN of counter 2 is controlled by the C0UT of counter 1.
Therefore, it can be controlled by resets 1 to 1 and a clock.

カウンタ３についても同様にしてカウンタ２のＣ０ＵＴ
をリセット２とクロックによ−）て制御し。Similarly for counter 3, C0UT of counter 2
is controlled by reset 2 and the clock.

出力のホールドとカウントをチェックする。Check output hold and count.

第１図のような１２ビツトカウンタでは、出力が１２ビ
ツトの１頓列で４０９６通りあるが、分割して各カウン
タの出力４ピッ１−ごとにテストすると、テストパター
ンは１６Ｘ３＝４８通りで済む。In a 12-bit counter as shown in Figure 1, there are 4096 outputs in a single row of 12 bits, but if you divide the output and test each 4-bit output of each counter, you will only need 16 x 3 = 48 test patterns. .

この同期カウンタの動作限界周期ｆｌａＸは、カウンタ
の伝ｍ遅延時間（クロック入力よりキャリーアウトＣ出
力までの遅延時間）を１゛、ｄ、セＵＴ ットアップ時間（キャリーインＣＩＮ入力よりクロック
入力までの必要時間）を１゛３１、クロックのスキュー
（カウンタ１〜３の間のクロック入力の時間差）をＴｓ
ｋｅｖとすると、 ｆ　　　＝１／（Ｔ、ｄ＋’Ｔ”ＳＵ＋７３ｋ。、）曙
ａｘ となる。The operating limit period flaX of this synchronous counter is 1゛, d, the setup time (required time from carry-in CIN input to clock input) of the counter (delay time from clock input to carry-out C output). time) is 1゛31, and the clock skew (time difference of clock input between counters 1 to 3) is Ts.
kev, then f = 1/(T, d+'T''SU+73k.,) Akebono ax.

従来例では、”ｓｋｅｗはオアゲートのばらつきによっ
て発生し、ｆｌａＸに影響を与えていたが、本発明では
ゲートアレイ内の配線長だけの影響となりＴｓｋ。を小
さく抑えることができ、結果としてｆ　　を向上させる
ことができる。In the conventional example, skew was caused by variations in the OR gate and affected flaX, but in the present invention, it is only affected by the wiring length in the gate array, and Tsk can be kept small, resulting in an improvement in f. can be done.

ａＸ また、シミュレーション完了後、製造されたゲートアレ
イの実動作試験を行なう場合、従来のゲートアレイでは
ダイナミックに動作するクロックおよびテスト用のクロ
ック１〜３を入力するための周辺回路が美大となるおそ
れがあったが、本発明ではリセット１〜３はスタティッ
ク信号であり周辺回路の規模も小さくて済む。aX Also, when performing actual operation tests on the manufactured gate array after the simulation is completed, in conventional gate arrays, the peripheral circuits for inputting dynamically operating clocks and test clocks 1 to 3 are required. However, in the present invention, resets 1 to 3 are static signals, and the scale of the peripheral circuits can be reduced.

なお、本発明のテスト方法は、同期式バイナリ減算カウ
ンタに限らず、加算カウンタの場合でもリセット信号の
代わりにセット信号またはロード信号を用いれば同様に
適用できる。The test method of the present invention is not limited to synchronous binary subtraction counters, but can be similarly applied to addition counters by using a set signal or a load signal instead of a reset signal.

また、バイナリに限らず、１０進、１６進等のカウンタ
にも応用可能である。Moreover, it is applicable not only to binary counters but also to decimal, hexadecimal, etc. counters.

さらに、対象はゲートアレイに限定されるものでもない
。Furthermore, the target is not limited to gate arrays.

〈発明の効果〉 以上詳細に説明したように、本発明によれば、多段構成
のカウンタを細分化し、各カウンタのリセット端子をカ
ウンタごとに制御するようにしたため、従来のカウンタ
テスト方法よりも高速動作が可能となる。<Effects of the Invention> As described in detail above, according to the present invention, a multi-stage counter is subdivided and the reset terminal of each counter is controlled for each counter, which is faster than the conventional counter test method. Operation becomes possible.

また、製造されたゲートアレイの実動作試験を行なう場
合、試験に必要な周辺回路の規模を大幅に削減できる効
果がある。Further, when performing an actual operation test on a manufactured gate array, the scale of peripheral circuits required for the test can be significantly reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係るテスト方法を実施する場合の対象
とする１２ビツトカウンタの接続倒閣、第２図は本発明
の方法の原理フロー、第３図は従来のテスト回路の一例
を示す図である。 １．２．３・・・バイナリカウンタ。 第 ！ 図 ＬＯＷレベル 第 図Fig. 1 shows the connection diagram of a 12-bit counter to be used when implementing the test method according to the present invention, Fig. 2 shows the principle flow of the method of the present invention, and Fig. 3 shows an example of a conventional test circuit. It is. 1.2.3...Binary counter. No.! Figure LOW level diagram

Claims (1)

【特許請求の範囲】 　多段のクロック同期式カウンタのそれぞれにＬＯＷレ
ベルのリセット信号を与え、各カウンタのすべての出力
およびキャリーアウトがクロック入力やキャリーイン信
号の状態にかかわらずＬＯＷレベルになることを確認し
、 次に、２段目以降のテスト対象カウンタについては、そ
のカウンタの前段のカウンタに与えるリセット信号とク
ロックを制御してテスト対象カウンタのキャリーインを
ＨＩＧＨまたはＬＯＷレベルにし、前記前段のカウンタ
以外に与えるリセット信号をすべてＨＩＧＨレベルとし
た状態で、テスト対象カウンタの出力のすべての場合に
ついてホールド時とカウント時の各出力値をそれぞれチ
ェックすることによりカウンタの動作状態をテストする
ようにしたことを特徴とするカウンタテスト方法。[Claims] A LOW level reset signal is applied to each of the multi-stage clock synchronous counters, and all outputs and carry-outs of each counter are set to the LOW level regardless of the state of the clock input or carry-in signal. Next, for the counters to be tested in the second and subsequent stages, the reset signal and clock given to the counters in the previous stage of the counters are controlled to set the carry-in of the counters to be tested to HIGH or LOW level, and the counters in the previous stage are The operating state of the counter is tested by checking each output value during hold and counting in all cases of the output of the counter to be tested, with all reset signals given to other devices set to HIGH level. A counter test method featuring: