JPS62271155A - Pseudo fault generation circuit - Google Patents

Abstract

PURPOSE:To easily generate a pseudo fault at an optional location in an optional timing by connecting an output signal line of a decoder to a location causing a pseudo fault and providing a register setting a data serially. CONSTITUTION:A decoder 6 is a decode circuit decoding information of a register 5 fully and a complement output of the decoder 6 is connected to the input of a logic gate giving a location causing a pseudo fault of the logic circuit 7 respectively. An enable signal generating circuit 10 generates an enable signal in making an output signal of the decoder 6 effective and the enable signal is generated by the external designation, combination of instruction sequences or a timer. Each component of the logic circuit 7 is constituted on the physically same hardware. A pseudo fault generating control circuit 11 is constituted on a separated hardware from that of the logic circuit 7 and the number of interface input/output pins of the both is reduced remarkably by adopting a serial register for the register 5.

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は情報処理に使用される擬似障害発生回路に関し
、特に任意の論理回路が出力する出力信号の論理値を反
転することによって構成した擬似障害発生回路に関する
。[Detailed Description of the Invention] 3. Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a pseudo-failure generation circuit used for information processing, and in particular, to a pseudo-fault generating circuit used for information processing, and in particular, to This invention relates to a pseudo-failure generation circuit configured by inversion.

（従来の技術） 一般に情報処理に用いられる記憶装置は、多数の論理ゲ
ートを用いて構成されているが、システム規模が増大し
て使用される論理ゲート、および接続箇所が増大するに
伴って、間欠的な障害も増加する方向にある。一般的に
、間欠障害は任意のタイミングで発生するものであシ、
その障害箇所を限定することは非常に困難である。した
がって、あらかじめ障害箇所を仮定し、任意のタイミン
グで擬似障害を発生させてシミュレーションを実行し、
障害箇所を予測しておくことが必要となってくる。シス
テムの使用環境（使用プログラムなど）によっては、上
記間欠障害の発生頻度もかなシ変化するため、同一環境
下で任意のタイミングで擬似障害を発生し、上記擬似障
害を検証する必要もある。(Prior Art) Storage devices generally used for information processing are configured using a large number of logic gates, but as the system scale increases and the number of logic gates and connection points increases, Intermittent disorders are also on the rise. In general, intermittent failures occur at arbitrary timing;
It is very difficult to limit the location of the failure. Therefore, by hypothesizing the failure location in advance and running a simulation by generating a pseudo failure at an arbitrary timing,
It is necessary to predict failure points. Since the frequency of occurrence of the above-mentioned intermittent failures varies depending on the usage environment of the system (such as the program used), it is also necessary to generate a pseudo-failure at an arbitrary timing under the same environment and verify the above-mentioned pseudo-failure.

（発明が解決しようとする問題点） 上述し±従来の記憶装置では、上記のような任意のタイ
ミングで、任意の箇所に擬似障害を発生させるための手
段は具備していない。(Problems to be Solved by the Invention) The above-mentioned conventional storage devices do not have means for generating a pseudo fault at any location at any timing as described above.

本発明の目的は、複数の論理ゲートを含む論理回路にお
いて任意に選定されたｎ箇所の擬似障害発生点に対して
ｌｏｇｉｎビット長のシリアルに入力可能なレジスタと
、レジスタの出力をフルデコードするデコード回路とを
具備し、デコード回路のｎビットの出力信号線をｎ箇所
の任意に選定された擬似障害発生点の論理ゲートの未使
用入力端子に接続することによって上記欠点を除去し、
任意の箇所に擬似障害を発生させることができるように
構成した擬似障害発生回路を提供することＫある。An object of the present invention is to provide a register that can serially input a login bit length to n pseudo-fault occurrence points arbitrarily selected in a logic circuit including a plurality of logic gates, and a decoder that fully decodes the output of the register. circuit, and eliminates the above drawback by connecting the n-bit output signal line of the decoding circuit to unused input terminals of logic gates at n arbitrarily selected points of pseudo fault occurrence,
It is an object of the present invention to provide a pseudo-fault generation circuit configured to generate a pseudo-fault at any location.

（問題点を解決するための手段） 本発明による擬似障害発生回路は、レジスタと、デコー
ド回路と、接続手段と、シリアルデータ設定回路と、ク
ロック制御回路、イネーブル信号発生回路とを具備して
構成したものである。(Means for Solving Problems) A pseudo-failure generation circuit according to the present invention includes a register, a decoding circuit, a connection means, a serial data setting circuit, a clock control circuit, and an enable signal generation circuit. This is what I did.

レジスタは複数の論理ゲートを含む論理回路のなかで、
任意に選定されたｎ箇所の擬似障害の発生点に対してｌ
ｏｇ！ｎビット長のシリアルに入力可能なものである。A register is a logic circuit that includes multiple logic gates.
l for n arbitrarily selected pseudo-failure occurrence points.
og! It can be input serially with an n-bit length.

デコード回路はレジスタの内容をフルデコードするため
のものである。接続手段はデコード回路のｎビットの出
力信号線をｎ箇所の任意に選定された擬似障害発生点の
論理ゲートの未使用入力端子に接続するためのものであ
る。The decoding circuit is for fully decoding the contents of the register. The connecting means is for connecting the n-bit output signal line of the decoding circuit to the unused input terminals of the logic gates at n arbitrarily selected pseudo-failure occurrence points.

シリアルデータ設定回路はレジスタにシリアルデータを
送出するためのものである。The serial data setting circuit is for sending serial data to the register.

クロック制御回路は、レジスタを動作させるクロックを
制御するためのものである。The clock control circuit is for controlling the clock that operates the register.

イネーブル信号発生回路は、デコーダの出力を有効化す
るタイミング信号を発生するためのものである。The enable signal generation circuit is for generating a timing signal to enable the output of the decoder.

（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は、本発明による擬似障害発生回路の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a pseudo fault generating circuit according to the present invention.

第１図において、１，３．４はそれぞれＡＮＤゲート、
２はＡＮＤ／ＮＡＮＤゲート、５はレジスタ・６はデコ
ーダ、７は論理回路、８はシリアルデータ設定回路、９
はクロック制御回路、ｌＯはイネーブル信号発生回路、
１１は擬似障害発生制御回路である。In Figure 1, 1, 3.4 are AND gates,
2 is an AND/NAND gate, 5 is a register, 6 is a decoder, 7 is a logic circuit, 8 is a serial data setting circuit, 9
is a clock control circuit, lO is an enable signal generation circuit,
Reference numeral 11 denotes a pseudo failure occurrence control circuit.

第１図において、ＡＮＤゲートとＡＮＤ／ＮＡＮＤゲー
トとを含む論理ゲー）１〜４は入力端子１〜３より信号
を受信し、定められた論理に従って出力信号を生成し、
その結果を出力端子０ＵＴ１．０ＵＴ２に送出するため
の論理回路である。In FIG. 1, logic games (1 to 4) including AND gates and AND/NAND gates receive signals from input terminals 1 to 3, generate output signals according to predetermined logic,
This is a logic circuit for sending the results to output terminals 0UT1.0UT2.

本発明では、図面を簡潔にするために簡単な論理回路を
使用したが、フリップフロップ、および高＊＆されたＬ
ＳＩなど、応用できる論理回路は多種多様に及ぶ。In the present invention, a simple logic circuit is used to simplify the drawing, but flip-flops and high
There are a wide variety of logic circuits that can be applied, such as SI.

レジスタ５は、シリアルデータ設定回路８よりのシリア
ルデータをクロック制御回路９よ）のクロックの数だけ
、順次、シリアルに取込むためのシリアルレジスタであ
る。擬似障害発生点の数をｎとすると、レジスタ５のビ
ット数はｌｏｇ２　ｎビット長である。The register 5 is a serial register for serially taking in the serial data from the serial data setting circuit 8 as many times as the number of clocks of the clock control circuit 9). If the number of pseudo fault occurrence points is n, the number of bits in the register 5 is log2 n bits long.

デコーダ６はレジスタ５の情報をフルデコードするデコ
ード回路であシ、デコーダ６のコンブリメント出力はそ
れぞれ論理回路７の擬似障害発生箇所を与える論理ゲー
トの入力に接続されている。The decoder 6 is a decoding circuit that fully decodes the information in the register 5, and the concomitant outputs of the decoder 6 are connected to the inputs of logic gates that provide locations of pseudo faults in the logic circuit 7, respectively.

イネーブル信号発生回路１０はデコーダ６の出力信号を
有効にするときにイネーブル信号を発生するものであり
、イネーブル信号は外部よりの指定、または命令シーケ
ンスの組合せ、あるいはタイマによシ生成される。The enable signal generating circuit 10 generates an enable signal when validating the output signal of the decoder 6, and the enable signal is generated by an external designation, a combination of command sequences, or a timer.

論理回路７の各要素は、物理的にすべて同一のハードウ
ェア上に構成されている。擬似障害発生制御回路１１は
、論理回路７とは別の／％−ドウエア上に構成されてお
り、両者のインターフェース入出力ピン数はレジスタ５
′ｔ−シリアルレジスタとすることによシ大幅に削減さ
れている。Each element of the logic circuit 7 is physically configured on the same hardware. The pseudo-fault occurrence control circuit 11 is configured on a separate hardware from the logic circuit 7, and the number of interface input/output pins for both is determined by the register 5.
By using a 't-serial register, the cost is greatly reduced.

さて、次に任意のタイミングで任意の箇所に擬似障害を
発生する方法について説明する。Next, a method for generating a pseudo failure at an arbitrary location at an arbitrary timing will be explained.

まず、ＡＮＤ／ＮＡＮＤゲート２に擬似障害を発生させ
るものとしよう。First, let us assume that a pseudo failure occurs in the AND/NAND gate 2.

信号線６２上の出力信号を選択できるように、デコーダ
６はシリアルデータ設定回路８とクロック制御回路９と
の制御下で、レジスタ５に論理値％Ｑ１１を埋込む。論
理値％０１’を受信したデコーダ６は、イネーブル信号
発生回路１０よシイネーブル信号が送出されたときに、
信号線６２上の出力信号を論理値％Ｑｌとする。このと
き、デコーダ６の他の出力は論理％１１に保たれている
。The decoder 6 embeds the logical value %Q11 in the register 5 under the control of the serial data setting circuit 8 and the clock control circuit 9 so that the output signal on the signal line 62 can be selected. When the decoder 6 receives the logical value %01' and receives the enable signal from the enable signal generating circuit 10,
Let the output signal on the signal line 62 be a logical value %Ql. At this time, the other outputs of the decoder 6 are kept at logic %11.

論理値ｔＱ／Ｆを受信したＡＮＤ／ＮＡＮＤゲート２は
、入力端子ＩＮ３の論理値が％ｌＩになったとき、入力
情報を正しく端子へ送出することかできなくなる。The AND/NAND gate 2 that has received the logical value tQ/F is no longer able to correctly send input information to the terminal when the logical value of the input terminal IN3 becomes %lI.

以上のように、容易な方法で任意のタイミングに任意の
箇所に擬似障害を発生することができる。As described above, a pseudo fault can be generated at any location at any time using a simple method.

（発明の効果） 本発明によれば、以上説明したように擬似障害を発生さ
せうる箇所にデコーダの出力信号線を接続し、シリアル
にデータを設定できるレジスタを設け、デコーダのイネ
ーブル信号を任意のタイミングに出力することができる
ように制御することによシ、任意のタイミングで任意の
箇所に容易に擬似障害を発生することができるという効
果がある。(Effects of the Invention) According to the present invention, as explained above, the output signal line of the decoder is connected to a point where a pseudo failure can occur, a register that can set data serially is provided, and the enable signal of the decoder is set to an arbitrary value. By controlling the signal so that it can be output at a certain timing, there is an effect that a pseudo fault can be easily generated at an arbitrary timing and at an arbitrary location.

また、レジスタをシリアルレジスタとすることにより、
入出力ピンの数を削減することも可能であるという効果
がある。Also, by making the register a serial register,
This has the effect that it is also possible to reduce the number of input/output pins.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による擬似障害発生回路の一笑施例を示
すブロック図である。 １．３．４・・・ＡＮＤゲート ２・拳・ＡＮＤ／ＮＡＮＤゲート ５・・−シリアルレジスタ ６・・・デコーダ ７・・・論理回路 ８・ｅ・シリアルデータ設定回路 ９・・・クロック制御回路FIG. 1 is a block diagram showing a simple embodiment of a pseudo fault generating circuit according to the present invention. 1.3.4...AND gate 2, fist, AND/NAND gate 5...-serial register 6...decoder 7...logic circuit 8, e-serial data setting circuit 9...clock control circuit

Claims (1)

【特許請求の範囲】[Claims] 複数の論理ゲートを含む論理回路のなかで任意に選定さ
れたｎ箇所の擬似障害の発生点に対してｌｏｇ＿２ｎビ
ット長のシリアルに入力可能なレジスタと、前記レジス
タの内容をフルデコードするためのデコード回路と、前
記デコード回路のｎビットの出力信号線を前記ｎ箇所の
任意に選定された擬似障害発生点の論理ゲートの未使用
入力端子に接続するための接続手段と、前記レジスタに
シリアルデータを送出するためのシリアルデータ設定回
路と、前記レジスタを動作させるクロックを制御するた
めのクロック制御回路と、前記デコーダの出力を有効化
するタイミング信号を発生するためのイネーブル信号発
生回路とを具備して構成したことを特徴とする擬似障害
発生回路。A register with a length of log_2n bits that can be input serially to n pseudo-fault occurrence points arbitrarily selected in a logic circuit including a plurality of logic gates, and a decoder for fully decoding the contents of the register. a circuit, a connection means for connecting the n-bit output signal line of the decoding circuit to an unused input terminal of a logic gate at an arbitrarily selected pseudo-fault point of the n locations, and a connection means for connecting the n-bit output signal line of the decoding circuit to an unused input terminal of a logic gate at an arbitrarily selected point of pseudo fault occurrence at the n locations; The serial data setting circuit includes a serial data setting circuit for sending, a clock control circuit for controlling a clock for operating the register, and an enable signal generation circuit for generating a timing signal for enabling the output of the decoder. A pseudo-failure generation circuit characterized by comprising: