JPH01227455A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01227455A JPH01227455A JP5436388A JP5436388A JPH01227455A JP H01227455 A JPH01227455 A JP H01227455A JP 5436388 A JP5436388 A JP 5436388A JP 5436388 A JP5436388 A JP 5436388A JP H01227455 A JPH01227455 A JP H01227455A
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Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第４図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例 （第１．２図）（２）
本発明の第２実施例 （第３図）発明の効果 〔概 要〕 半導体装置に関し、 小さな電圧でサイドゲート効果を抑えてトランジスタ特
性を安定にし、高集積化を可能にする半導体装置を提供
することを目的とし、 ′化合物半導体素子間
に素子骨Ｍ８Ｎ域を有する半導体装置において、−板上
に選択的に形成された′導電層と、前記素子分離領域に
前記導電層まで達ずｉ、に″う比選択的に形成された導
電性の不純物導入領域と、前記不純物導入領域上に選択
的に形成された素子間電極とを備えるように構成する。
ようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例 （第１．２図）（２）
本発明の第２実施例 （第３図）発明の効果 〔概 要〕 半導体装置に関し、 小さな電圧でサイドゲート効果を抑えてトランジスタ特
性を安定にし、高集積化を可能にする半導体装置を提供
することを目的とし、 ′化合物半導体素子間
に素子骨Ｍ８Ｎ域を有する半導体装置において、−板上
に選択的に形成された′導電層と、前記素子分離領域に
前記導電層まで達ずｉ、に″う比選択的に形成された導
電性の不純物導入領域と、前記不純物導入領域上に選択
的に形成された素子間電極とを備えるように構成する。
本発明は、半導体装置に係り、詳しくは、例えはＧａＡ
ｓ系等の化合物半導体を用いる例えばＭＥＳ Ｆ Ｅ
Ｔ （ａ＋ｅｔａｌ ｓｅｍｉｃｏｎｄｉｃｔｏｒ Ｆ
ＥＴ）やｔ（ＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｌ
１ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）のＩＣに適
用することができ、特にトランジスタ特性が安定で高集
積化を可能にする半導体装置に関する。
ｓ系等の化合物半導体を用いる例えばＭＥＳ Ｆ Ｅ
Ｔ （ａ＋ｅｔａｌ ｓｅｍｉｃｏｎｄｉｃｔｏｒ Ｆ
ＥＴ）やｔ（ＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｌ
１ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）のＩＣに適
用することができ、特にトランジスタ特性が安定で高集
積化を可能にする半導体装置に関する。
近時、化合物半導体を用いる例えばＭＥＳ ＦＥＴや
ＨＥＭＴのＩＣでは素子分離領域を隔てた電極に電圧を
印加すると、印加された電圧によって特にしきい値が大
きくなる等のトランジスタ特性が変化してしまうという
、いわゆるサイドゲート効果が生じ、これが高集積化に
とって大きな障害となっている。サイドゲート効果はＧ
ａＡｓ系の化合物半導体で構成する場合に生じ易いうえ
、さらに素子間距離が小さい場合（高集積化の際）に顕
著になる傾向がある。このため、特に高集積化の際問題
となり易いサイドゲート効果を抑え、トランジスタ特性
を安定にすることができる構造の半導体装置が望まれて
いる。
ＨＥＭＴのＩＣでは素子分離領域を隔てた電極に電圧を
印加すると、印加された電圧によって特にしきい値が大
きくなる等のトランジスタ特性が変化してしまうという
、いわゆるサイドゲート効果が生じ、これが高集積化に
とって大きな障害となっている。サイドゲート効果はＧ
ａＡｓ系の化合物半導体で構成する場合に生じ易いうえ
、さらに素子間距離が小さい場合（高集積化の際）に顕
著になる傾向がある。このため、特に高集積化の際問題
となり易いサイドゲート効果を抑え、トランジスタ特性
を安定にすることができる構造の半導体装置が望まれて
いる。
〔従来の技術〕
サイドゲート効果を抑制するための従来技術の公知例と
しては、例えばＩＥＥＥ ＢＬＢＣＴＲＯＮ ＤＩ！Ｖ
ＩＣＩＥＬＥＴＴＥＲＳ、 ＶＯＬ、ＩＥＤＬ−６，
ｋ４． ＡＰＲＩＬ １９８５． Ｐ１６９〜
Ｐ １７１に記載されている。
しては、例えばＩＥＥＥ ＢＬＢＣＴＲＯＮ ＤＩ！Ｖ
ＩＣＩＥＬＥＴＴＥＲＳ、 ＶＯＬ、ＩＥＤＬ−６，
ｋ４． ＡＰＲＩＬ １９８５． Ｐ１６９〜
Ｐ １７１に記載されている。
以下、具体的に図面を用いて説明する。
第４図は従来の半導体装置の一例の構造を示す断面図で
ある。
ある。
この図において、１は例えばＧａＡｓからなる半絶縁性
の基板、２は例えばｎ形でＡｆｆｉＧａＡｓからなる半
導体層、３は例えばｎ型でＧａＡｓからなるキャップ層
、４はソース電極、５はゲート電極、６はドレイン電極
、７は素子間電極で、ショットキ電極として機能する。
の基板、２は例えばｎ形でＡｆｆｉＧａＡｓからなる半
導体層、３は例えばｎ型でＧａＡｓからなるキャップ層
、４はソース電極、５はゲート電極、６はドレイン電極
、７は素子間電極で、ショットキ電極として機能する。
８は素子分離領域で、９は開口部、ｌＯはリセス溝、１
５は２次元電子ガス層である。
５は２次元電子ガス層である。
なお、半導体素子としては、例えばＨＥＭＴ（ＨＥ Ｍ
Ｔ ： ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂＨｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ、高電子移動度トランジスタ
と言われ、ヘテロ接合界面に形成される２次元電子ガス
層１５をチャネル層に使用する電界効果トランジスタで
ある）が形成されており、ｎ型でＡｆＧａＡｓからなる
半導体層２とＧａＡｓからなる半絶縁性の基板ｌとのへ
テロ接合界面に２次元電子ガス層１５が形成されている
。活性層は半導体Ｎ２とキャンプ層３で構成されている
。
Ｔ ： ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂＨｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ、高電子移動度トランジスタ
と言われ、ヘテロ接合界面に形成される２次元電子ガス
層１５をチャネル層に使用する電界効果トランジスタで
ある）が形成されており、ｎ型でＡｆＧａＡｓからなる
半導体層２とＧａＡｓからなる半絶縁性の基板ｌとのへ
テロ接合界面に２次元電子ガス層１５が形成されている
。活性層は半導体Ｎ２とキャンプ層３で構成されている
。
次に、その製造工程について簡単に説明する。
まず、例えばＭＯＣＶＤ法またはＭＢＥ法によるエピタ
キシャル成長により基板１上にＡ／ＧａＡ Ｓ ％ Ｇ
ａ Ａ ｓを堆積して半導体Ｎ２、キャップ層３を順
次形成する。次いで、例えばフォトレジストを用いエツ
チングによりキャンプ層３、半導体層２及び基板ｌの素
子領域以外の領域を選択的に除去して開口部９を形成す
る。このとき、半導体素子が分離されて素子分離領域８
が形成される。
キシャル成長により基板１上にＡ／ＧａＡ Ｓ ％ Ｇ
ａ Ａ ｓを堆積して半導体Ｎ２、キャップ層３を順
次形成する。次いで、例えばフォトレジストを用いエツ
チングによりキャンプ層３、半導体層２及び基板ｌの素
子領域以外の領域を選択的に除去して開口部９を形成す
る。このとき、半導体素子が分離されて素子分離領域８
が形成される。
次いで、例えば蒸着法によりキャップ層３上に例えばＡ
ｕ Ｇ ｅ ／ Ａ ｕを選択的に堆積し合金化して
ソース電極４、ドレイン電極６及び、キャップ層３にリ
セス溝ｌＯを形成し、例えば蒸着法によりリセス溝１０
にゲート電極５及び素子分離領域８上に素子間電極７を
形成する。そして、ここでは図示はしていないが、素子
間絶縁膜、配線等を形成することにより半導体装置が完
成する。なお、半導体Ｎ２と基板ｌとのへテロ接合界面
に２次元電子ガスＩＪ１５が形成される。
ｕ Ｇ ｅ ／ Ａ ｕを選択的に堆積し合金化して
ソース電極４、ドレイン電極６及び、キャップ層３にリ
セス溝ｌＯを形成し、例えば蒸着法によりリセス溝１０
にゲート電極５及び素子分離領域８上に素子間電極７を
形成する。そして、ここでは図示はしていないが、素子
間絶縁膜、配線等を形成することにより半導体装置が完
成する。なお、半導体Ｎ２と基板ｌとのへテロ接合界面
に２次元電子ガスＩＪ１５が形成される。
上記装置では、半導体素子（トランジスタ）間の素子分
離領域８上にショットキ電極として機能する素子間電極
７を設け、この素子間電極７に負の電圧を印加すること
によりサイドゲート効果を抑えている。
離領域８上にショットキ電極として機能する素子間電極
７を設け、この素子間電極７に負の電圧を印加すること
によりサイドゲート効果を抑えている。
これは負の電圧をかけることによりポテンシャルを調整
してサイドゲート効果を抑えているものと推定される。
してサイドゲート効果を抑えているものと推定される。
［発明が解決しようとする課題］
しかしながら、このような従来の半導体装置にあっては
、高集積化する際、隣の素子に加わった電圧によってし
きい値電圧等のトランジスタ特性が変化してしまうとい
う、いわゆるサイドゲート効果を抑えるために、素子間
電極７に約−１０Ｖ程度（通常、±１〜２■程度が理想
的である）と非常に大きな電圧を加えなければサイドゲ
ート効果を抑えることができないという問題点があった
。
、高集積化する際、隣の素子に加わった電圧によってし
きい値電圧等のトランジスタ特性が変化してしまうとい
う、いわゆるサイドゲート効果を抑えるために、素子間
電極７に約−１０Ｖ程度（通常、±１〜２■程度が理想
的である）と非常に大きな電圧を加えなければサイドゲ
ート効果を抑えることができないという問題点があった
。
そこで本発明は、小さな電圧でサイドゲート効果を抑え
てトランジスタ特性を安定にし、高集積化を可能にする
半導体装置を提供することを目的としている。
てトランジスタ特性を安定にし、高集積化を可能にする
半導体装置を提供することを目的としている。
本発明による半導体装置は上記目的達成のため、化合物
半導体素子間に素子分離領域を有する半導体装置におい
て、基板上に選択的に形成された導電層と、前記素子分
離領域に前記導電層まで達するように選択的に形成され
た導電性の不純物導入領域と、前記不純物導入領域上に
選択的に形成された素子間電極とを備えている。
半導体素子間に素子分離領域を有する半導体装置におい
て、基板上に選択的に形成された導電層と、前記素子分
離領域に前記導電層まで達するように選択的に形成され
た導電性の不純物導入領域と、前記不純物導入領域上に
選択的に形成された素子間電極とを備えている。
本発明において、基板上に選択的に形成した導電層とは
、基板上に直接導電層を形成する場合の態様と、基板上
に半導体層、例えばバッファ層を介して導電層を形成す
る場合の態様とを含むものである。
、基板上に直接導電層を形成する場合の態様と、基板上
に半導体層、例えばバッファ層を介して導電層を形成す
る場合の態様とを含むものである。
本発明では、基板上に選択的に形成された導電層と、素
子分離領域に導電層まで達するように選択的に形成され
た注入領域と、注入領域上に選択的に形成された素子間
電極とを備えて構成されている。
子分離領域に導電層まで達するように選択的に形成され
た注入領域と、注入領域上に選択的に形成された素子間
電極とを備えて構成されている。
したがって、サイドゲート効果が問題となる半導体素子
を導電層と注入領域とでシールドするように構成でき、
小さな電圧でサイドゲート効果を抑えることができる。
を導電層と注入領域とでシールドするように構成でき、
小さな電圧でサイドゲート効果を抑えることができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の一実施例の構造を示
す断面図、第２図は第１図に示す本発明に係る半導体装
置の平面概禰図である。
す断面図、第２図は第１図に示す本発明に係る半導体装
置の平面概禰図である。
これらの図において、第３図と同一符号は同一または相
当部分を示し、７ａは例えばＡ ｕ Ｇ ｅ ／Ａｕか
らなる素子間電極（本発明に係る素子間電極に該当する
）、９ａは開口部、ｌｌは例えばｉ形でＧａＡｓからな
るバッファ層、１２は例えばｎ。
当部分を示し、７ａは例えばＡ ｕ Ｇ ｅ ／Ａｕか
らなる素子間電極（本発明に係る素子間電極に該当する
）、９ａは開口部、ｌｌは例えばｉ形でＧａＡｓからな
るバッファ層、１２は例えばｎ。
形でＧａＡｓからなる導電層（本発明に係る導電層に該
当する）、１３は例えばｉ形でＧａＡｓからなる半導体
層、１４は例えばｎ形の注入領域（本発明に係る導電性
の不純物導入領域に該当し、ここではイオン注入により
形成しているが、熱拡散により形成してもよい）である
。
当する）、１３は例えばｉ形でＧａＡｓからなる半導体
層、１４は例えばｎ形の注入領域（本発明に係る導電性
の不純物導入領域に該当し、ここではイオン注入により
形成しているが、熱拡散により形成してもよい）である
。
なお、半導体素子としては、例えばＨＥＭＴが形成され
ている。活性層は例えばｎ型のＡｌＧａＡ３からなる半
導体層２と例えばｎ型のＧａＡｓから成るキャンプ層３
で構成されている。
ている。活性層は例えばｎ型のＡｌＧａＡ３からなる半
導体層２と例えばｎ型のＧａＡｓから成るキャンプ層３
で構成されている。
また、図示例でサイドゲート効果が問題となる半導体素
子は注入領域１４の内側に形成されている半導体素子で
あり、通常、負の大きな電圧が加わる半導体素子程、サ
イドゲート効果が問題となる。
子は注入領域１４の内側に形成されている半導体素子で
あり、通常、負の大きな電圧が加わる半導体素子程、サ
イドゲート効果が問題となる。
次に、その製造工程について説明する。
まず、例えばＭＯＣＶＤ法またはＭＢＥ法によるエピタ
キシャル成長により基板ｌ上にバッファ層１１．導電層
１２、半導体層１３、半導体Ｎ２及びキャップ層３を順
次形成する。次いで、例えばフォトレジストを石いたエ
ツチングによりキャップ層３、半導体層２及び半導体層
１３の素子領域以外のこのとき、半導体素子が溝等によ
り分離されて素子分離領域８が形成される。次いで、サ
イドゲート効果が問題となる半導体素子周囲の素子分離
領域８に例えば３ｉをイオン１人しアニールによって活
性化させて、厚電１１２まで達する注入領域１４を選択
的に形成する。次いで、例えば蒸着法により素子分離領
域８上及びキャップ層３上にＡｕＧｅ ’／ Ａ ｕ
ｆｃ選択的に堆積し合金化してソース電極４、ドレイン
電極６及び素子間電極７ａを形成した後、キャンプＮ３
にリセス溝ｌＯを形成Ｃ１例えば蒸着法によりリセス溝
１０にゲート電極５を形成−する。そし”ζ、ここでは
図示はしていないが、素子間絶縁膜、配線等を形成する
ことにより半導体装置が完成する。なお、半導体層２と
半導体層１３のへテロ接合界面に２次元電子ガス層１５
が形成される。
キシャル成長により基板ｌ上にバッファ層１１．導電層
１２、半導体層１３、半導体Ｎ２及びキャップ層３を順
次形成する。次いで、例えばフォトレジストを石いたエ
ツチングによりキャップ層３、半導体層２及び半導体層
１３の素子領域以外のこのとき、半導体素子が溝等によ
り分離されて素子分離領域８が形成される。次いで、サ
イドゲート効果が問題となる半導体素子周囲の素子分離
領域８に例えば３ｉをイオン１人しアニールによって活
性化させて、厚電１１２まで達する注入領域１４を選択
的に形成する。次いで、例えば蒸着法により素子分離領
域８上及びキャップ層３上にＡｕＧｅ ’／ Ａ ｕ
ｆｃ選択的に堆積し合金化してソース電極４、ドレイン
電極６及び素子間電極７ａを形成した後、キャンプＮ３
にリセス溝ｌＯを形成Ｃ１例えば蒸着法によりリセス溝
１０にゲート電極５を形成−する。そし”ζ、ここでは
図示はしていないが、素子間絶縁膜、配線等を形成する
ことにより半導体装置が完成する。なお、半導体層２と
半導体層１３のへテロ接合界面に２次元電子ガス層１５
が形成される。
すなわち、上記実施例では、サイドゲート効果が問題と
なる半導体素子を導電層１２と注入領域１４とでシール
ドするように構成（具体的には素子間電極を接地接続し
て導電層１２及び注入領域１４をほとんど０■になるよ
うに構成）したので、小さな電圧でサイドゲート効果を
抑えることができ、トランジスタ特性が安定になり、高
集積化が可能になる。シールドする半導体素子はサイド
ゲート効果が問題となる半４体素子で、この素子のみを
シールドすれば十分（サイドゲート効果を抑えること）
であり、集積化の点で有利である。
なる半導体素子を導電層１２と注入領域１４とでシール
ドするように構成（具体的には素子間電極を接地接続し
て導電層１２及び注入領域１４をほとんど０■になるよ
うに構成）したので、小さな電圧でサイドゲート効果を
抑えることができ、トランジスタ特性が安定になり、高
集積化が可能になる。シールドする半導体素子はサイド
ゲート効果が問題となる半４体素子で、この素子のみを
シールドすれば十分（サイドゲート効果を抑えること）
であり、集積化の点で有利である。
なお、上記実施例では導電層１２を、基板１上に形成し
たバッファ層１１上に形成する好ましい態様の場合につ
いて説明したが、本発明はこれに限定されるものではな
く、基板１上に直接形成する場合であってもよい。
たバッファ層１１上に形成する好ましい態様の場合につ
いて説明したが、本発明はこれに限定されるものではな
く、基板１上に直接形成する場合であってもよい。
上記実施例は、第１図及び第２図に示すように、素子間
電極７ａを注入領域１４上の一部に形成する場合につい
て説明したが、本発明はこれに限定されるものではなく
、注入領域１４上に少なくとも選択的に形成されていれ
ばよく、好ましくは注入領域１４上全面に形成する場合
である。
電極７ａを注入領域１４上の一部に形成する場合につい
て説明したが、本発明はこれに限定されるものではなく
、注入領域１４上に少なくとも選択的に形成されていれ
ばよく、好ましくは注入領域１４上全面に形成する場合
である。
上記実施例は、注入領域１４及び温電層１２の導電形を
ｎ型で構成する場合について説明したが、本発明はこれ
に限定されるものではなく、注入領域１４及び導電層１
２の導電形をｐ形にして構成する場合であってもよい。
ｎ型で構成する場合について説明したが、本発明はこれ
に限定されるものではなく、注入領域１４及び導電層１
２の導電形をｐ形にして構成する場合であってもよい。
上記実施例は、注入領域１４をサイドゲート効果が問題
となる半導体素子周囲の素子分離領域８に導電層１２ま
で達するように形成する場合について説明したが、本発
明はこれに限定されるものではなく、少な（ともサイド
ゲート効果を抑えることができる程度に注入領域１４を
適宜形成すればよく、第３図に示すように注入領域１４
ａを部分的に形成する場合であってもよい。
となる半導体素子周囲の素子分離領域８に導電層１２ま
で達するように形成する場合について説明したが、本発
明はこれに限定されるものではなく、少な（ともサイド
ゲート効果を抑えることができる程度に注入領域１４を
適宜形成すればよく、第３図に示すように注入領域１４
ａを部分的に形成する場合であってもよい。
上記実施例は、半導体素子をＨＥＭＴで構成する好まし
い態様の場合について説明したが、本発明はこれに限定
されるものではなく、ＭＥＳ ＦＥＴ５ＩＩＥＴＳＨ
ＢＴ等のｍ−ｖ族化合物半導体層等を用いて形成される
化合物半導体素子に適用しても有用である。
い態様の場合について説明したが、本発明はこれに限定
されるものではなく、ＭＥＳ ＦＥＴ５ＩＩＥＴＳＨ
ＢＴ等のｍ−ｖ族化合物半導体層等を用いて形成される
化合物半導体素子に適用しても有用である。
本発明によれば、小さな電圧でサイドゲート効果を抑え
てトランジスタ特性を安定にし、高集積化を可能にする
という効果がある。
てトランジスタ特性を安定にし、高集積化を可能にする
という効果がある。
第１図は本発明に係る半導体装置の一実施例の構造を示
す断面図、 第２図は一実施例の平面概略図、 第３図は本発明に係る半導体装置の他の実施例の構造を
示す平面概略図、 第４図は従来の半導体装置の一例の構造を示す断面図で
ある。 ■・・・・・・基板、 ２・・・・・・半導体層、 ３・・・・・・キャップ層、 ４・・・・・・ソース電極、 ５・・・・・・ゲート電極、 ６・・・・・・ドレイン電極、 ７ａ・・・・・・素子間電極、 ８・・・・・・素子分離領域、 ９ａ・・・・・・開口部、 １０・・・・・・リセス溝、 １１・・・・・・バ・７フγ層、 １２・・・・・・導電層、 １３・・・・・・半導体層、 １４・・・・・・注入領域、 １５・・・・・・２次元電子ガス層。
す断面図、 第２図は一実施例の平面概略図、 第３図は本発明に係る半導体装置の他の実施例の構造を
示す平面概略図、 第４図は従来の半導体装置の一例の構造を示す断面図で
ある。 ■・・・・・・基板、 ２・・・・・・半導体層、 ３・・・・・・キャップ層、 ４・・・・・・ソース電極、 ５・・・・・・ゲート電極、 ６・・・・・・ドレイン電極、 ７ａ・・・・・・素子間電極、 ８・・・・・・素子分離領域、 ９ａ・・・・・・開口部、 １０・・・・・・リセス溝、 １１・・・・・・バ・７フγ層、 １２・・・・・・導電層、 １３・・・・・・半導体層、 １４・・・・・・注入領域、 １５・・・・・・２次元電子ガス層。
Claims (1)
- 【特許請求の範囲】 化合物半導体素子間に素子分離領域を有する半導体装
置において、 基板上に選択的に形成された導電層と、 前記素子分離領域に前記導電層まで達するように選択的
に形成された導電性の不純物導入領域と、前記不純物導
入領域上に選択的に形成された素子間電極とを備えたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5436388A JPH01227455A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5436388A JPH01227455A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227455A true JPH01227455A (ja) | 1989-09-11 |
Family
ID=12968565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5436388A Pending JPH01227455A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2015228458A (ja) * | 2014-06-02 | 2015-12-17 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157234A (ja) * | 1983-12-05 | 1985-08-17 | ゼネラル・エレクトリツク・カンパニイ | 電気的に隔離された半導体素子を含む半導体ウエ−ハ |
| JPS647665A (en) * | 1987-06-30 | 1989-01-11 | Sumitomo Electric Industries | Compound semiconductor device |
-
1988
- 1988-03-08 JP JP5436388A patent/JPH01227455A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157234A (ja) * | 1983-12-05 | 1985-08-17 | ゼネラル・エレクトリツク・カンパニイ | 電気的に隔離された半導体素子を含む半導体ウエ−ハ |
| JPS647665A (en) * | 1987-06-30 | 1989-01-11 | Sumitomo Electric Industries | Compound semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125472A (ja) * | 1989-10-09 | 1991-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2015228458A (ja) * | 2014-06-02 | 2015-12-17 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
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