JPH03100844A - キャッシュメモリコントローラ - Google Patents
キャッシュメモリコントローラInfo
- Publication number
- JPH03100844A JPH03100844A JP1238781A JP23878189A JPH03100844A JP H03100844 A JPH03100844 A JP H03100844A JP 1238781 A JP1238781 A JP 1238781A JP 23878189 A JP23878189 A JP 23878189A JP H03100844 A JPH03100844 A JP H03100844A
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- JP
- Japan
- Prior art keywords
- cache memory
- cpu
- control signal
- test mode
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ等における外付けのキャ
ッシュメモリコントローラに関するものである。
ッシュメモリコントローラに関するものである。
第３図はキャッシュメモリを備えた従来のコンピュータ
システムの構成を示したものである。
システムの構成を示したものである。
第３図において、ＣＰＵ４からメインメモリ５に対して
データの読み出し命令が発生すると、キャッシュメモリ
コントローラｌがＣＰＵ４からのアドレスと制御信号と
からその旨を認識し、そのアドレスのデータがキャッシ
ュメモリ２に既に格納されている場合にはキャッシュメ
モリ２から読み出しを行わせ、格納されていない場合に
はメインメモリ５から通常の読み出しを行わせると共に
、そのアドレスがキャッシュメモリエリアに割り当てら
れている場合にはキャッシュメモリ２に格納し、以後、
そのアドレスに対してＣＰＵ４から読み出し命令が発生
した場合にはキャッシュメモリ２から読み出しができる
ようにする。また、キャッシュメモリ２からのデータの
読み出しに際し、パリティジェネレータチエッカ３がエ
ラー（例えば１ビツトの反転）を検出し、エラーがあれ
ばその旨をキャッシュメモリコントローラｌに通知し、
これにより異常があったことが認識される。
データの読み出し命令が発生すると、キャッシュメモリ
コントローラｌがＣＰＵ４からのアドレスと制御信号と
からその旨を認識し、そのアドレスのデータがキャッシ
ュメモリ２に既に格納されている場合にはキャッシュメ
モリ２から読み出しを行わせ、格納されていない場合に
はメインメモリ５から通常の読み出しを行わせると共に
、そのアドレスがキャッシュメモリエリアに割り当てら
れている場合にはキャッシュメモリ２に格納し、以後、
そのアドレスに対してＣＰＵ４から読み出し命令が発生
した場合にはキャッシュメモリ２から読み出しができる
ようにする。また、キャッシュメモリ２からのデータの
読み出しに際し、パリティジェネレータチエッカ３がエ
ラー（例えば１ビツトの反転）を検出し、エラーがあれ
ばその旨をキャッシュメモリコントローラｌに通知し、
これにより異常があったことが認識される。
従来のマイクロコンビエータ等におけるキャッシュメモ
リシステムは上述したように構成され動作するものであ
り、通常の使用においては何ら問題はなかったが、特に
高信顛性を要求される制御用マイクロコンピュータ等に
おいては次のような欠点があった。
リシステムは上述したように構成され動作するものであ
り、通常の使用においては何ら問題はなかったが、特に
高信顛性を要求される制御用マイクロコンピュータ等に
おいては次のような欠点があった。
■稼動時におけるパリティジェネレータチエッカ３によ
るエラーのチエツクは読み出しのあったデータについて
しか行われないため、キャッシュメモリ２の使用されな
かった部分については故障があっても検出できない。
るエラーのチエツクは読み出しのあったデータについて
しか行われないため、キャッシュメモリ２の使用されな
かった部分については故障があっても検出できない。
■充分な信頼性を確保するためにシステム立ち上げ時に
メモリテストを行うことが望ましいが、キャッシュメモ
リ２がＣＰＵ４からキャッシュメモリコントローラｌを
介してＷＨＢされるため、システム立ち上げ時にはキャ
ッシュメモリコントローラ１が動作せず、ＣＰＵ４から
直接にテストを行うことができない。
メモリテストを行うことが望ましいが、キャッシュメモ
リ２がＣＰＵ４からキャッシュメモリコントローラｌを
介してＷＨＢされるため、システム立ち上げ時にはキャ
ッシュメモリコントローラ１が動作せず、ＣＰＵ４から
直接にテストを行うことができない。
本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、従来の機能に加え、ＣＰＵからキャ
ッシュメモリに対して直接アクセスしてテストを行うこ
とのできるキャッシュメモリコントローラを提供するこ
とにある。
的とするところは、従来の機能に加え、ＣＰＵからキャ
ッシュメモリに対して直接アクセスしてテストを行うこ
とのできるキャッシュメモリコントローラを提供するこ
とにある。
本発明は上記の目的を達成するため、ＣＰＵから与えら
れるアドレスおよび制御信号に応じてキャッシュメモリ
に対する制御信号を発生するキャッシュメモリ制御回路
と、 ＣＰＵによりデータの書き込みが可能なテストモード設
定用Ｉ／Ｏレジスタと、 前記テストモード設定用Ｉ／Ｏレジスタのデータに応じ
てＣＰＵからの制御信号と前記キャッシュメモリ制御回
路からの制御信号とを切り換えてキャッシュメモリに与
える制御信号切換回路とを備えるようにしている。
れるアドレスおよび制御信号に応じてキャッシュメモリ
に対する制御信号を発生するキャッシュメモリ制御回路
と、 ＣＰＵによりデータの書き込みが可能なテストモード設
定用Ｉ／Ｏレジスタと、 前記テストモード設定用Ｉ／Ｏレジスタのデータに応じ
てＣＰＵからの制御信号と前記キャッシュメモリ制御回
路からの制御信号とを切り換えてキャッシュメモリに与
える制御信号切換回路とを備えるようにしている。
本発明のキャッシュメモリコントローラにあっては、Ｃ
ＰＵによりデータの書き込みが可能なテストモード設定
用Ｉ／Ｏレジスタのデータに応じ、制御信号切換回路が
ＣＰＵからの制御信号とキャッシュメモリ制御回路から
の制御信号とを切り換えてキャッシュメモリに与える。
ＰＵによりデータの書き込みが可能なテストモード設定
用Ｉ／Ｏレジスタのデータに応じ、制御信号切換回路が
ＣＰＵからの制御信号とキャッシュメモリ制御回路から
の制御信号とを切り換えてキャッシュメモリに与える。
〔実施例］
以下、本発明の実施例につき図面を参照して説明する。
第１図は本発明のキャッシュメモリコントローラの一実
施例を示す構成図である。゛第１図において、本実施例
のキャッシュメモリコントローラは、ＣＰＵからのアド
レスをデコードして記憶するアドレスタグメモリ１１と
、Ｃｆ”Ｕからの制御信号をデコードしてメモリに対す
るものかＩｌｏに対するものかを識別すると共にキャッ
シュメモリに対する制御信号を生成するコマンドデコー
ダ１２と、ＣＰＵによりデータの書き込みが可能なテス
トモード設定用！／Ｏレジスタ１３と、アドレスタグメ
モリ１１に一時的に記憶されたアドレスおよびコマンド
デコーダ１２を経由してＣＰＵから与えられる制御信号
に応じてキャッシュメモリに対する制御信号を発生する
キャッシュメモリ制御回路１４と、テストモード設定用
Ｉ／Ｏレジスタ１３のデータに応じてＣＰＵからコマン
ドデコーダ１２を経由して与えられる制御信号とキャッ
シュメモリ制御回１１４から出力される制御信号とを切
り換えてキャッシュメモリに与える制御信号切換回路１
５とから構成されている。なお、制御信号切換回路１５
は制御信号の数に応じて図示のようなロジック回路が設
けられているものである。
施例を示す構成図である。゛第１図において、本実施例
のキャッシュメモリコントローラは、ＣＰＵからのアド
レスをデコードして記憶するアドレスタグメモリ１１と
、Ｃｆ”Ｕからの制御信号をデコードしてメモリに対す
るものかＩｌｏに対するものかを識別すると共にキャッ
シュメモリに対する制御信号を生成するコマンドデコー
ダ１２と、ＣＰＵによりデータの書き込みが可能なテス
トモード設定用！／Ｏレジスタ１３と、アドレスタグメ
モリ１１に一時的に記憶されたアドレスおよびコマンド
デコーダ１２を経由してＣＰＵから与えられる制御信号
に応じてキャッシュメモリに対する制御信号を発生する
キャッシュメモリ制御回路１４と、テストモード設定用
Ｉ／Ｏレジスタ１３のデータに応じてＣＰＵからコマン
ドデコーダ１２を経由して与えられる制御信号とキャッ
シュメモリ制御回１１４から出力される制御信号とを切
り換えてキャッシュメモリに与える制御信号切換回路１
５とから構成されている。なお、制御信号切換回路１５
は制御信号の数に応じて図示のようなロジック回路が設
けられているものである。
また、キャッシュメモリ、ＣＰＵ、メインメモリ。
パリティジェネレータチエッカ等との接続は第３図に示
したものとほぼ同じであり、キャッシュメモリコントロ
ーラ（１）に対してテストモード設定用Ｉ／Ｏレジスタ
１３へのデータの書き込みのためにデータが与えられる
点が異なるにすぎない。
したものとほぼ同じであり、キャッシュメモリコントロ
ーラ（１）に対してテストモード設定用Ｉ／Ｏレジスタ
１３へのデータの書き込みのためにデータが与えられる
点が異なるにすぎない。
第２図はテストモード設定用Ｉ／Ｏレジスタ１３の詳細
を示したものであり、Ｉ／Ｏアドレスとして所定の番地
が与えられ、その１ピツ） （ＴＥＳＴ ＭＯＤＥ）
が１″の場合はＣＰＵからキャッシュメモリが直接制御
可能なテストモードを示し、０”の場合は通常のキャッ
シュメモリシステムとして動作する通常モードを示す、
なお、テストモード設定用Ｉ／Ｏレジスタ１３のＴＥＳ
Ｔ ＭＯＤＥの値はリセット時に“０”とされ、ＣＰ
Ｕから特に書き込みがされない場合は通常モードを示す
。
を示したものであり、Ｉ／Ｏアドレスとして所定の番地
が与えられ、その１ピツ） （ＴＥＳＴ ＭＯＤＥ）
が１″の場合はＣＰＵからキャッシュメモリが直接制御
可能なテストモードを示し、０”の場合は通常のキャッ
シュメモリシステムとして動作する通常モードを示す、
なお、テストモード設定用Ｉ／Ｏレジスタ１３のＴＥＳ
Ｔ ＭＯＤＥの値はリセット時に“０”とされ、ＣＰ
Ｕから特に書き込みがされない場合は通常モードを示す
。
以下、上記の実施例の動作を場合を分けて説明する。
（１）通常モード
ＣＰＵからテストモード設定用Ｉ／Ｏレジスタ１３に対
して特に書き込みを行わない場合、前述のように通常モ
ードを示し、テストモード設定用Ｉ／Ｏレジスタ１３か
ら出力されるモード選択信号は“０”となる、従って、
ＣＰＵからコマンドデコーダ１２を介して到来する制御
信号は制御信号切換回路１５を通過することはできず、
ＣＰＵからアドレスタグメモリ１１を介して与えられる
アドレスおよびコマンドデコーダ１２を介してＣＰＵか
ら与えられる制ｊ２Ｉ信号に基づいてキャッシュメモリ
制御回路１４が発生した制御信号が制御信号切換回路１
５を通過してキャッシュメモリに与えられ、従来と同様
のキャッシュメモリシステムとしての動作を行う。
して特に書き込みを行わない場合、前述のように通常モ
ードを示し、テストモード設定用Ｉ／Ｏレジスタ１３か
ら出力されるモード選択信号は“０”となる、従って、
ＣＰＵからコマンドデコーダ１２を介して到来する制御
信号は制御信号切換回路１５を通過することはできず、
ＣＰＵからアドレスタグメモリ１１を介して与えられる
アドレスおよびコマンドデコーダ１２を介してＣＰＵか
ら与えられる制ｊ２Ｉ信号に基づいてキャッシュメモリ
制御回路１４が発生した制御信号が制御信号切換回路１
５を通過してキャッシュメモリに与えられ、従来と同様
のキャッシュメモリシステムとしての動作を行う。
（２）テストモード
ＣＰＵからテストモード設定用Ｉ／Ｏレジスタ１３に対
して所定のビット（ＴＥＳＴ ＭＯＤＥ）を“１”と
する書き込みを行うことによりテストモードとなり、テ
ストモード設定用Ｉ／Ｏレジスタ１３から出力されるモ
ード選択信号は“１″となる。これにより、キャッシュ
メモリ制御回路１４から出力される制御信号は制御信号
切換回路１５により阻止されてキャッシュメモリに与え
られなくなり、ＣＰＵからコマンドデコーダ１２を介し
て到来する制御信号が制御信号切換回路１５を通過して
キャッシュメモリに直接与えられる。よって、ＣＰＵか
らキャッシュメモリに対してデータの書き込み・読み出
しが自由に行える。なお、ＣＰＵからテストモード設定
用Ｉ／Ｏレジスタ１３に対して所定のビット（ＴＥＳＴ
ＭＯＤＥ）を“０”とする書き込みを行うことによ
り、テストモードから通常モードに戻る。
して所定のビット（ＴＥＳＴ ＭＯＤＥ）を“１”と
する書き込みを行うことによりテストモードとなり、テ
ストモード設定用Ｉ／Ｏレジスタ１３から出力されるモ
ード選択信号は“１″となる。これにより、キャッシュ
メモリ制御回路１４から出力される制御信号は制御信号
切換回路１５により阻止されてキャッシュメモリに与え
られなくなり、ＣＰＵからコマンドデコーダ１２を介し
て到来する制御信号が制御信号切換回路１５を通過して
キャッシュメモリに直接与えられる。よって、ＣＰＵか
らキャッシュメモリに対してデータの書き込み・読み出
しが自由に行える。なお、ＣＰＵからテストモード設定
用Ｉ／Ｏレジスタ１３に対して所定のビット（ＴＥＳＴ
ＭＯＤＥ）を“０”とする書き込みを行うことによ
り、テストモードから通常モードに戻る。
以上説明したように、本発明のキャッシュメモリコント
ローラにあつては、ＣＰＵからテストモード設定用Ｉ／
Ｏレジスタにテストモードを示すデータを書き込むこと
により、キャッシュメモリをＣＰＵから直接に制御する
ことが可能となるため、システム立ち上げ時にＣＰＵか
ら直接にテストをすることが可能となり、高信頼性のシ
ステムを構成できる効果がある。
ローラにあつては、ＣＰＵからテストモード設定用Ｉ／
Ｏレジスタにテストモードを示すデータを書き込むこと
により、キャッシュメモリをＣＰＵから直接に制御する
ことが可能となるため、システム立ち上げ時にＣＰＵか
ら直接にテストをすることが可能となり、高信頼性のシ
ステムを構成できる効果がある。
第１図は本発明のキャッシュメモリコントローラの一実
施例を示す構成図、 第２図は第１図におけるテストモード設定用■／Ｏレジ
スタの詳細図および、 第３図は従来のキャッシュメモリシステムの構成図であ
る。 図において、 １１・・・アドレスタグメモリ １２・・・コマンドデコーダ １３・・・テストモード設定用Ｉ／Ｏレジスタ１４・・
・キャッシュメモリ制御回路 １５・・・制御信号切換回路 ｌ・・・・・・キャッシュメモリコントローラ２・・・
・・・キャッシュメモリ ３・・・・・・パリティジェネレータチエッカ４・・・
・・・ＣＰＵ ５・・・・・・メインメモリ
施例を示す構成図、 第２図は第１図におけるテストモード設定用■／Ｏレジ
スタの詳細図および、 第３図は従来のキャッシュメモリシステムの構成図であ
る。 図において、 １１・・・アドレスタグメモリ １２・・・コマンドデコーダ １３・・・テストモード設定用Ｉ／Ｏレジスタ１４・・
・キャッシュメモリ制御回路 １５・・・制御信号切換回路 ｌ・・・・・・キャッシュメモリコントローラ２・・・
・・・キャッシュメモリ ３・・・・・・パリティジェネレータチエッカ４・・・
・・・ＣＰＵ ５・・・・・・メインメモリ
Claims (1)
- 【特許請求の範囲】 ＣＰＵから与えられるアドレスおよび制御信号に応じて
キャッシュメモリに対する制御信号を発生するキャッシ
ュメモリ制御回路と、 ＣＰＵによりデータの書き込みが可能なテストモード設
定用Ｉ／Ｏレジスタと、 前記テストモード設定用Ｉ／Ｏレジスタのデータに応じ
てＣＰＵからの制御信号と前記キャッシュメモリ制御回
路からの制御信号とを切り換えてキャッシュメモリに与
える制御信号切換回路とを備えたことを特徴とするキャ
ッシュメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238781A JPH03100844A (ja) | 1989-09-14 | 1989-09-14 | キャッシュメモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238781A JPH03100844A (ja) | 1989-09-14 | 1989-09-14 | キャッシュメモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100844A true JPH03100844A (ja) | 1991-04-25 |
Family
ID=17035184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238781A Pending JPH03100844A (ja) | 1989-09-14 | 1989-09-14 | キャッシュメモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03100844A (ja) |
-
1989
- 1989-09-14 JP JP1238781A patent/JPH03100844A/ja active Pending
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