JPH04263333A - メモリ二重化方式 - Google Patents
メモリ二重化方式Info
- Publication number
- JPH04263333A JPH04263333A JP3024216A JP2421691A JPH04263333A JP H04263333 A JPH04263333 A JP H04263333A JP 3024216 A JP3024216 A JP 3024216A JP 2421691 A JP2421691 A JP 2421691A JP H04263333 A JPH04263333 A JP H04263333A
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- Japan
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- memory
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- act
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- 230000015654 memory Effects 0.000 title claims abstract description 91
- 230000008054 signal transmission Effects 0.000 claims description 6
- 239000000872 buffer Substances 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は二重化構成装置のメモリ
の二重化方式に関する。
の二重化方式に関する。
【０００２】
【従来の技術】従来のメモリ二重化方式は、図２に示す
ように、Ａ系の中央処理装置７と、Ａ系のバス１１及び
Ｂ系のバス１２を接続しメモリアクセスを制御するＡ系
のメモリ制御部９と、Ａ系のメモリ３と、Ｂ系の中央処
理装置８と、Ｂ系のメモリ制御部１０と、Ｂ系のメモリ
４とを有している。
ように、Ａ系の中央処理装置７と、Ａ系のバス１１及び
Ｂ系のバス１２を接続しメモリアクセスを制御するＡ系
のメモリ制御部９と、Ａ系のメモリ３と、Ｂ系の中央処
理装置８と、Ｂ系のメモリ制御部１０と、Ｂ系のメモリ
４とを有している。
【０００３】次に図２を用いて従来方式の動作について
説明する。通常時は、Ａ系の中央処理装置７は、Ａ系の
バス１１を介してＡ系のメモリ３へアクセスを行なう。 又、同様にＢ系の中央処理装置８は、Ｂ系のバス１２を
介してＢ系のメモリ４へアクセスする。
説明する。通常時は、Ａ系の中央処理装置７は、Ａ系の
バス１１を介してＡ系のメモリ３へアクセスを行なう。 又、同様にＢ系の中央処理装置８は、Ｂ系のバス１２を
介してＢ系のメモリ４へアクセスする。
【０００４】今、Ａ系がＡＣＴだとして、Ａ系の中央処
理装置７が障害となり、図示されないＡＣＴ／ＳＢＹ切
替論理によりＢ系がＡＣＴになる時、Ｂ系の中央処理装
置８は障害以前の処理をひきついでＢ系で行うためにＡ
系のメモリ３の内容をＢ系のメモリ４へコピーする必要
がある。そこでＢ系の中央処理装置８は、Ａ系メモリ３
よりメモリリードを行ない、Ｂ系メモリ４へ書き込むコ
ピー動作を行う。これにより、Ｂ系の中央処理装置８は
、Ａ系のメモリ３の内容をひきついで処理を行うことに
なる。
理装置７が障害となり、図示されないＡＣＴ／ＳＢＹ切
替論理によりＢ系がＡＣＴになる時、Ｂ系の中央処理装
置８は障害以前の処理をひきついでＢ系で行うためにＡ
系のメモリ３の内容をＢ系のメモリ４へコピーする必要
がある。そこでＢ系の中央処理装置８は、Ａ系メモリ３
よりメモリリードを行ない、Ｂ系メモリ４へ書き込むコ
ピー動作を行う。これにより、Ｂ系の中央処理装置８は
、Ａ系のメモリ３の内容をひきついで処理を行うことに
なる。
【０００５】
【発明が解決しようとする課題】従来のメモリ二重化方
式では、処理を引き継ぐためにメモリーコピーを行なう
ので、系切替後に、処理を再開するまで時間がかかると
いう問題点があった。
式では、処理を引き継ぐためにメモリーコピーを行なう
ので、系切替後に、処理を再開するまで時間がかかると
いう問題点があった。
【０００６】
【課題を解決するための手段】本発明のメモリ二重化方
式は、二重化されたメモリにおいて、それぞれの系のメ
モリとこのメモリの書込み読出しを制御するメモリ制御
部間のアドレス線，データ線，制御線を両系間で交絡さ
せる交絡手段を備え、前記メモリに対するＡＣＴ／ＳＢ
Ｙ信号により前記交絡手段の信号伝達方向と前記メモリ
制御部の前記メモリに対する制御動作の実行を制御し、
ＡＣＴ系の前記メモリへの書込み時にＳＢＹ系の前記メ
モリへも同時に書込みを行う構成である。
式は、二重化されたメモリにおいて、それぞれの系のメ
モリとこのメモリの書込み読出しを制御するメモリ制御
部間のアドレス線，データ線，制御線を両系間で交絡さ
せる交絡手段を備え、前記メモリに対するＡＣＴ／ＳＢ
Ｙ信号により前記交絡手段の信号伝達方向と前記メモリ
制御部の前記メモリに対する制御動作の実行を制御し、
ＡＣＴ系の前記メモリへの書込み時にＳＢＹ系の前記メ
モリへも同時に書込みを行う構成である。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例を示すブロック図
である。まず、中央処理装置７，メモリ制御部５，メモ
リ３，交絡用バッファ１，バッファ制御部１３で構成さ
れる系をＡ系とし、中央処理装置８，メモリ制御部６，
メモリ４，交絡用バッファ２，バッファ制御部１４で構
成される系をＢ系とする。Ａ系の中央処理装置７とＡ系
のメモリ制御部５とをＡ系のバス１１を介して接続し、
Ｂ系の中央処理装置８とＢ系のメモリ制御部６とをＢ系
のバス１２を介して接続する。次にＡ系のメモリ制御部
５とメモリ３を接続しているアドレス線，データ線，制
御線をＢ系との交絡用バッファ１と接続し、Ｂ系のメモ
リ制御部６とメモリ４を接続しているアドレス線，デー
タ線，制御線をＡ系との交絡用バッファ２と接続し、こ
の交絡用バッファ１と交絡用バッファ２間を接続する。 バッファ制御部１３と１４は、図示されないＡＣＴ／Ｓ
ＢＹ制御部からのＡＣＴ信号を入力し、交絡用バッファ
１と２の信号伝達方向制御を行なう。
である。まず、中央処理装置７，メモリ制御部５，メモ
リ３，交絡用バッファ１，バッファ制御部１３で構成さ
れる系をＡ系とし、中央処理装置８，メモリ制御部６，
メモリ４，交絡用バッファ２，バッファ制御部１４で構
成される系をＢ系とする。Ａ系の中央処理装置７とＡ系
のメモリ制御部５とをＡ系のバス１１を介して接続し、
Ｂ系の中央処理装置８とＢ系のメモリ制御部６とをＢ系
のバス１２を介して接続する。次にＡ系のメモリ制御部
５とメモリ３を接続しているアドレス線，データ線，制
御線をＢ系との交絡用バッファ１と接続し、Ｂ系のメモ
リ制御部６とメモリ４を接続しているアドレス線，デー
タ線，制御線をＡ系との交絡用バッファ２と接続し、こ
の交絡用バッファ１と交絡用バッファ２間を接続する。 バッファ制御部１３と１４は、図示されないＡＣＴ／Ｓ
ＢＹ制御部からのＡＣＴ信号を入力し、交絡用バッファ
１と２の信号伝達方向制御を行なう。
【０００９】次に、Ａ系がＡＣＴのときのメモリライト
動作について説明する。
動作について説明する。
【００１０】Ａ系がＡＣＴのとき、バッファ制御部１３
は交絡用バッファ１に対して、信号伝達方向がＡ系から
Ｂ系向きになるよう指示する。一方、Ｂ系のバッファ制
御部１４はＳＢＹ信号が入力されて、交絡用バッファ２
に対して信号伝達方向がＡ系からＢ系向きになるよう指
示する。Ａ系の中央処理装置７がメモリ３へデータを書
き込む時、メモリ制御部５はメモリ３に対し、アドレス
，データとライト信号を出力する。この信号は交絡用バ
ッファ１と交絡用バッファ２とを経由してＢ系のメモリ
４へも出力される。従って、Ａ系のメモリ３とＢ系のメ
モリ４とには、同時に書き込みが行なわれたことになる
。このとき、ＳＢＹであるＢ系のメモリ制御部６は、Ｓ
ＢＹ信号が入力されており、メモリ４への信号出力を停
止している。
は交絡用バッファ１に対して、信号伝達方向がＡ系から
Ｂ系向きになるよう指示する。一方、Ｂ系のバッファ制
御部１４はＳＢＹ信号が入力されて、交絡用バッファ２
に対して信号伝達方向がＡ系からＢ系向きになるよう指
示する。Ａ系の中央処理装置７がメモリ３へデータを書
き込む時、メモリ制御部５はメモリ３に対し、アドレス
，データとライト信号を出力する。この信号は交絡用バ
ッファ１と交絡用バッファ２とを経由してＢ系のメモリ
４へも出力される。従って、Ａ系のメモリ３とＢ系のメ
モリ４とには、同時に書き込みが行なわれたことになる
。このとき、ＳＢＹであるＢ系のメモリ制御部６は、Ｓ
ＢＹ信号が入力されており、メモリ４への信号出力を停
止している。
【００１１】次にメモリリード動作について説明する。
【００１２】交絡用バッファ１と２は、すでに信号伝達
方向がＡ系からＢ系向きになっている。Ａ系の中央処理
装置７がメモリ３からデータを読む時、メモリ制御部５
はメモリ３に対してアドレスとリード信号を出力する。 この信号は、交絡用バッファ１，２を経由してＢ系のメ
モリ４へも出力される。従ってＡ系のメモリ３とＢ系の
メモリ４には同時にリード動作が行なわれる。しかし、
この時メモリ４が出力したデータは、交絡用バッファ２
がＢ系向きなのでＡ系に出力されない。従って、Ａ系の
メモリ３が出力したデータが中央処理装置７に読み込ま
れる。
方向がＡ系からＢ系向きになっている。Ａ系の中央処理
装置７がメモリ３からデータを読む時、メモリ制御部５
はメモリ３に対してアドレスとリード信号を出力する。 この信号は、交絡用バッファ１，２を経由してＢ系のメ
モリ４へも出力される。従ってＡ系のメモリ３とＢ系の
メモリ４には同時にリード動作が行なわれる。しかし、
この時メモリ４が出力したデータは、交絡用バッファ２
がＢ系向きなのでＡ系に出力されない。従って、Ａ系の
メモリ３が出力したデータが中央処理装置７に読み込ま
れる。
【００１３】Ｂ系がＡＣＴのときは、交絡用バッファ１
，２の信号伝達方向が逆になり、Ｂ系のメモリ４に対す
る動作は前述と同様である。
，２の信号伝達方向が逆になり、Ｂ系のメモリ４に対す
る動作は前述と同様である。
【００１４】
【発明の効果】以上説明したように本発明は、メモリに
対するアドレス線，データ線，制御線を交絡用バッファ
を介して両系交絡させ、ＡＣＴ系メモリへの書込み時に
ＳＢＹ系メモリへも同時に書き込みを行なうことにより
、系切替え後のメモリコピーを不用とし、処理再開まで
の時間を短くする効果がある。
対するアドレス線，データ線，制御線を交絡用バッファ
を介して両系交絡させ、ＡＣＴ系メモリへの書込み時に
ＳＢＹ系メモリへも同時に書き込みを行なうことにより
、系切替え後のメモリコピーを不用とし、処理再開まで
の時間を短くする効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来技術によるメモリ二重化方式のブロック図
である。
である。
１，２ 交絡用バッファ
３，４ メモリ
５，６，９，１０ メモリ制御部７，８
中央処理装置 １１，１２ バス １３，１４ バッファ制御部
中央処理装置 １１，１２ バス １３，１４ バッファ制御部
Claims (1)
- 【請求項１】 二重化されたメモリにおいて、それぞ
れの系のメモリとこのメモリの書込み読出しを制御する
メモリ制御部間のアドレス線，データ線，制御線を両系
間で交絡させる交絡手段を備え、前記メモリに対するＡ
ＣＴ／ＳＢＹ信号により前記交絡手段の信号伝達方向と
前記メモリ制御部の前記メモリに対する制御動作の実行
を制御し、ＡＣＴ系の前記メモリへの書込み時にＳＢＹ
系の前記メモリへも同時に書込みを行うことを特徴とす
るメモリ二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024216A JPH04263333A (ja) | 1991-02-19 | 1991-02-19 | メモリ二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024216A JPH04263333A (ja) | 1991-02-19 | 1991-02-19 | メモリ二重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263333A true JPH04263333A (ja) | 1992-09-18 |
Family
ID=12132098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024216A Pending JPH04263333A (ja) | 1991-02-19 | 1991-02-19 | メモリ二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337296B1 (ko) * | 1999-12-20 | 2002-05-17 | 서평원 | 이중화 회로보드간의 데이터 복사장치 및 방법 |
| JP2019016218A (ja) * | 2017-07-07 | 2019-01-31 | 富士通株式会社 | 情報処理装置、制御装置および情報処理装置の制御方法 |
-
1991
- 1991-02-19 JP JP3024216A patent/JPH04263333A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337296B1 (ko) * | 1999-12-20 | 2002-05-17 | 서평원 | 이중화 회로보드간의 데이터 복사장치 및 방법 |
| JP2019016218A (ja) * | 2017-07-07 | 2019-01-31 | 富士通株式会社 | 情報処理装置、制御装置および情報処理装置の制御方法 |
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