JP5321782B2 - 二重化システム及びメモリコピー方法 - Google Patents
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Description
110,210 CPUデバイス
111,211 処理部
112,212 データキャッシュメモリ
113,213 アドレス変換部
120,220 アドレスデコーダ
130,230 PCIインタフェース
140,240 メインメモリ
Claims (10)
- 処理部、キャッシュメモリ及び主記憶装置をそれぞれ含む現用系モジュールと予備系モジュールとを備える二重化システムにおいて、前記現用系モジュールにおけるライトスルー動作の際に、前記現用系モジュールの主記憶装置への書き込みを行うことなく、前記予備系モジュールの主記憶装置に対して書き込みを行う書き込み先変更手段を設けたことを特徴とする二重化システム。
- 請求項1に記載の二重化システムにおいて、
前記書き込み先変更手段は、
ライトスルー動作時のみ書き込み先アドレスに対して予め定められた変換を行って変換済アドレスを出力し、それ以外は未変換アドレスを出力するアドレス変換手段と、
前記変換済アドレスを前記現用系モジュールと前記予備系モジュールとを接続する外部バスへ出力するとともに、前記未変換アドレスを前記現用系モジュールの主記憶装置へ出力する振分手段と、
前記外部バスからの前記変換済アドレスを逆変換するアドレス逆変換手段と、
を含むことを特徴とする二重化システム。 - 請求項2に記載の二重化システムにおいて、
前記アドレス変換手段が、前記処理部及び前記キャッシュメモリを備えるCPUデバイス内に設けられたアドレス変換部であることを特徴とする二重化システム。 - 請求項1に記載の二重化システムにおいて、
キャッシュミスの際、キャッシュ書き戻しを行う書き戻し手段を有することを特徴とする二重化システム。 - 請求項1に記載の二重化システムにおいて、
現用系・予備系切り換えの際、キャッシュ書き戻しを行う書き戻し手段を有することを特徴とする二重化システム。 - 処理部、キャッシュメモリ及び主記憶装置をそれぞれ含む現用系モジュールと予備系モジュールとを備える二重化システムのメモリコピー方法において、前記現用系モジュールにおけるライトスルー動作の際に、書き込み先変更手段により書き込み先を変更し、前記現用系モジュールの主記憶装置への書き込みを行うことなく、前記予備系モジュールの主記憶装置に対して書き込みを行うようにしたことを特徴とするメモリコピー方法。
- 請求項6に記載のメモリコピー方法において、
前記現用系モジュールのアドレス変換手段により、ライトスルー動作時のみ書き込み先アドレスに対して予め定められた変換を行って変換済アドレスを出力し、それ以外は未変換アドレスを出力するステップと、
前記現用系モジュールの振分手段により、前記変換済アドレスを現用系と予備系を接続する外部バスへ出力し、前記未変換アドレスを前記現用系モジュールの主記憶装置へ出力するステップと、
前記予備系モジュールのアドレス逆変換手段により、前記外部バスからの前記変換済アドレスを逆変換するステップと、
を含むことを特徴とするメモリコピー方法。 - 請求項7に記載のメモリコピー方法において、
前記現用系モジュールのCPUデバイス内に設けられた前記アドレス変換手段により、前記書き込み先アドレスに対して予め定められた変換を行うことを特徴とするメモリコピー方法。 - 請求項6に記載のメモリコピー方法において、
キャッシュミスの際、前記現用系モジュールのキャッシュ書き戻し手段により、キャッシュ書き戻しを行うステップを含むことを特徴とするメモリコピー方法。 - 請求項6に記載のメモリコピー方法において、
現用系・予備系切り換えの際、前記現用系モジュールのキャッシュ書き戻し手段により、キャッシュ書き戻しを行うステップを含むことを特徴とするメモリコピー方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008011847A JP5321782B2 (ja) | 2008-01-22 | 2008-01-22 | 二重化システム及びメモリコピー方法 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JP2009175879A JP2009175879A (ja) | 2009-08-06 |
JP5321782B2 true JP5321782B2 (ja) | 2013-10-23 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP5321782B2 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57101958A (en) * | 1980-12-16 | 1982-06-24 | Fujitsu Ltd | Memory address extension system |
JP2514208B2 (ja) * | 1987-07-15 | 1996-07-10 | 富士通株式会社 | ホットスタンドバイメモリ−コピ−方式 |
JPH0667979A (ja) * | 1992-08-21 | 1994-03-11 | Nec Commun Syst Ltd | 主記憶装置の制御方式 |
JPH07182241A (ja) * | 1993-12-22 | 1995-07-21 | Toshiba Corp | キャッシュメモリ制御装置 |
JPH07271624A (ja) * | 1994-03-30 | 1995-10-20 | Toshiba Corp | フォールトトレラント計算機システムにおける2重化メモリへのキャッシュフラッシュ方法 |
JP2000181738A (ja) * | 1998-12-18 | 2000-06-30 | Fujitsu Ltd | 二重化システム及びメモリ制御方法 |
JP2001092682A (ja) * | 1999-09-24 | 2001-04-06 | Fujitsu Ltd | キャッシュシステム及び二重化システム |
JP4291476B2 (ja) * | 1999-11-15 | 2009-07-08 | Okiセミコンダクタ株式会社 | マイクロプロセッサ |
US6360298B1 (en) * | 2000-02-10 | 2002-03-19 | Kabushiki Kaisha Toshiba | Load/store instruction control circuit of microprocessor and load/store instruction control method |
JP2003140966A (ja) * | 2001-11-01 | 2003-05-16 | Fujitsu Ltd | 計算機システムのキャッシュメモリ制御方式 |
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Publication number | Publication date |
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JP2009175879A (ja) | 2009-08-06 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A521 | Written amendment |
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