JPH01206647A - 半導体装置 - Google Patents
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- JPH01206647A JPH01206647A JP63032029A JP3202988A JPH01206647A JP H01206647 A JPH01206647 A JP H01206647A JP 63032029 A JP63032029 A JP 63032029A JP 3202988 A JP3202988 A JP 3202988A JP H01206647 A JPH01206647 A JP H01206647A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の「l l’l’J ]
(産業上の利用分野)
本発明は同一基板にロジック回路とメモリを混載したコ
1!、導体装置に関する。
1!、導体装置に関する。
(従来の技術)
従来、同−基板にロジック回路と小容量RAMを混載し
たデバイスがあったが、記憶容量の増大の要、:j’l
から、大容量RA Mを搭載するようになった。又、ロ
ジック回路もユーザーか自由に回路を形成することかで
きるケートアレイが用いられるようになった。
たデバイスがあったが、記憶容量の増大の要、:j’l
から、大容量RA Mを搭載するようになった。又、ロ
ジック回路もユーザーか自由に回路を形成することかで
きるケートアレイが用いられるようになった。
第4図は従来のデバイスで、基板1にはメモリセル2及
びターr ミング信号発生回路等のメモリ周辺回路3よ
りなる大容量RAM4と、ロジ・ンク回路のゲートアレ
イ5が搭載される。このゲートアレイ5と大容量 RA
M 4は金属配線6により接続され1人容LIi R
A M 4からケートアレイ5へのインタフェイスかと
られている。
びターr ミング信号発生回路等のメモリ周辺回路3よ
りなる大容量RAM4と、ロジ・ンク回路のゲートアレ
イ5が搭載される。このゲートアレイ5と大容量 RA
M 4は金属配線6により接続され1人容LIi R
A M 4からケートアレイ5へのインタフェイスかと
られている。
(発明か解決しようとする課題)
以上のようにゲートアレイと大容量RAMを同−基板上
に搭載して使用する場合、ノイズ干渉による誤動作か発
生する恐れがある。即ち、ゲートアレイはユーザーかど
の様に回路を構成するかわらないため、その回路からの
少数キャリア、基板電位変動の発生に対して必すしも適
確に対処しているとは言えない。又、ゲートアレイにお
いて。
に搭載して使用する場合、ノイズ干渉による誤動作か発
生する恐れがある。即ち、ゲートアレイはユーザーかど
の様に回路を構成するかわらないため、その回路からの
少数キャリア、基板電位変動の発生に対して必すしも適
確に対処しているとは言えない。又、ゲートアレイにお
いて。
発生する未使用ケ−1・は、まったく未配線で放置され
るため、ケートかフローティングとなる。この未使用ケ
−1・は8様々なカップリング等で、オン状態になった
り、オフ状態になったりする。そのため、この未使用ゲ
ートからのノイズも充分予想できる。これらのノイズは
スタティック動作の多いゲートアレイ回路ではあまり問
題にならないレベルでも、ダイナミック動作の多いメモ
リ回路においては、大きな問題になる。特に、メモリに
ダイナミックメモリを使用した場合、少数キャリアは、
メモリセルのチャージ抜けを助長し、リフレッシュ動作
時のノイズは誤書込みの原因となる。
るため、ケートかフローティングとなる。この未使用ケ
−1・は8様々なカップリング等で、オン状態になった
り、オフ状態になったりする。そのため、この未使用ゲ
ートからのノイズも充分予想できる。これらのノイズは
スタティック動作の多いゲートアレイ回路ではあまり問
題にならないレベルでも、ダイナミック動作の多いメモ
リ回路においては、大きな問題になる。特に、メモリに
ダイナミックメモリを使用した場合、少数キャリアは、
メモリセルのチャージ抜けを助長し、リフレッシュ動作
時のノイズは誤書込みの原因となる。
また、基板電位の変動は、閾値レベル変動の原因となり
、タイミング信号発生回路でのタイミングずれ、それに
よる誤読み出し、誤書き込みとなる恐れかある。以上の
ように、同一基板にメモリとゲートアレイを搭載する様
な場合、少数キャリア。
、タイミング信号発生回路でのタイミングずれ、それに
よる誤読み出し、誤書き込みとなる恐れかある。以上の
ように、同一基板にメモリとゲートアレイを搭載する様
な場合、少数キャリア。
基板電位の変動による影響が深刻となる。
本発明は上記の事情に鑑みてなされたもので。
メモリとロジック回路間の少数キャリアおよび基板電位
変動の影響を緩和し得る半導体装置を提供することを目
的をする。
変動の影響を緩和し得る半導体装置を提供することを目
的をする。
[発明の構成]
(課題を解決するための手段と作用)
本発明は上記目的を達成するために、基板上に混載され
たタイミング信号発生回路を含むメモリ及びロジック回
路と、このロジック回路に前記メモリを接続する配線と
、前記ロジック回路と前記メモリとの間の配線領域下層
部に形成され所定電位か印加される拡散層固定電位体と
を具備することを47r ??tとするもので、メモリ
とロジック回路の間の配線領域下層部に、拡散層固定電
位帯を設けることにより、少数キャリア及び基板電位変
動による影響を緩和するものである。
たタイミング信号発生回路を含むメモリ及びロジック回
路と、このロジック回路に前記メモリを接続する配線と
、前記ロジック回路と前記メモリとの間の配線領域下層
部に形成され所定電位か印加される拡散層固定電位体と
を具備することを47r ??tとするもので、メモリ
とロジック回路の間の配線領域下層部に、拡散層固定電
位帯を設けることにより、少数キャリア及び基板電位変
動による影響を緩和するものである。
(実施例)
以下図面を参照して本発明の実施例を詳細に説明する。
第1図は本発明の一実施例を示す。即ち、基板]]には
ダイナミックランダムアクセスメモリ(DRAM)のメ
モリセル及びこのDRAMメモリセルに対し種々のタイ
ミング信号を供給するタイミング(5号発生回路を含む
メモリ周辺回路よりなる人容HD RA M等のメモリ
12と、ロジック回路例えばゲートアレイ13が混載さ
れる。このゲートアレイ13とメモリ12は金属配線1
4により接続され、メモリ12からゲートアレイ13へ
のインタフェイスがとられている。この配線]4はアド
レス信号、I10信号等の数十本からなる配線であり、
ゲートアレイ13でのユーザーの自由な配線等の使い易
さを考え、配線]−4はゲートアレイ13に対してほぼ
平行に上から下まで設けてあり、かなりの領域を専有す
ることになる。
ダイナミックランダムアクセスメモリ(DRAM)のメ
モリセル及びこのDRAMメモリセルに対し種々のタイ
ミング信号を供給するタイミング(5号発生回路を含む
メモリ周辺回路よりなる人容HD RA M等のメモリ
12と、ロジック回路例えばゲートアレイ13が混載さ
れる。このゲートアレイ13とメモリ12は金属配線1
4により接続され、メモリ12からゲートアレイ13へ
のインタフェイスがとられている。この配線]4はアド
レス信号、I10信号等の数十本からなる配線であり、
ゲートアレイ13でのユーザーの自由な配線等の使い易
さを考え、配線]−4はゲートアレイ13に対してほぼ
平行に上から下まで設けてあり、かなりの領域を専有す
ることになる。
前記ケートアレイ13とメモリ12との間の前記配線1
4領域下層部には複数本の拡散層固定電位・;1:・1
5か形成され、この拡散層固定電位帯15の一部はタイ
ミンク信号発生回路を含むメモリ12を囲むように設け
られる。尚、拡散層固定電位帯]5としては61本又は
複数本のN型拡散層固定電位帯及びP型拡散層固定電位
州を用いることかでき このようにすると−層効果的と
なる。又。
4領域下層部には複数本の拡散層固定電位・;1:・1
5か形成され、この拡散層固定電位帯15の一部はタイ
ミンク信号発生回路を含むメモリ12を囲むように設け
られる。尚、拡散層固定電位帯]5としては61本又は
複数本のN型拡散層固定電位帯及びP型拡散層固定電位
州を用いることかでき このようにすると−層効果的と
なる。又。
拡散層固定電位帯15でメモリを囲むようにすると、メ
モリ周囲からの回り込みによる少数キャリア及び基板電
位変動の影響を緩和することができる。
モリ周囲からの回り込みによる少数キャリア及び基板電
位変動の影響を緩和することができる。
ところで、CMO8ではP型拡散層ウェル、N型拡散層
ウェルの両方を同−長板上に形成する2重ウェルプロセ
スで製造される場合かある。そこで、第2図に示すよう
に、)i>板]1にN生型拡散層ウェル]6及びP生型
拡散層ウェル17を形成し、このN生型拡散層ウェル1
6及びP+型拡散層ウつル]7にそれぞれ対応してN+
+型拡散層固定電位帯15及びP++型拡、散層固定電
位帯15を形成する。
ウェルの両方を同−長板上に形成する2重ウェルプロセ
スで製造される場合かある。そこで、第2図に示すよう
に、)i>板]1にN生型拡散層ウェル]6及びP生型
拡散層ウェル17を形成し、このN生型拡散層ウェル1
6及びP+型拡散層ウつル]7にそれぞれ対応してN+
+型拡散層固定電位帯15及びP++型拡、散層固定電
位帯15を形成する。
尚、第3図に示すように、前記配線14は基板1]上に
絶縁層18を介して複数層形成される。
絶縁層18を介して複数層形成される。
即ち、同一基板11上にメモリ12とゲートアレイ13
を搭載する場合、少数キャリア、基板電位の変動による
影響か深刻となり、誤読み出し。
を搭載する場合、少数キャリア、基板電位の変動による
影響か深刻となり、誤読み出し。
誤書き込み等の誤動作か発生する恐れがあるか、第2図
に示すように、N生型拡散層ウェル16の拡散層固定電
位帯15には電圧VCCを印加し。
に示すように、N生型拡散層ウェル16の拡散層固定電
位帯15には電圧VCCを印加し。
P生型拡散層ウェル17の拡散層固定電位帯15には電
圧Vssを印加すれば、ウェルを途中でカッ1− した
様な形にてきる。この様にすることにより。
圧Vssを印加すれば、ウェルを途中でカッ1− した
様な形にてきる。この様にすることにより。
抵抗の低い同一ウェル中では、ウェル電位の変動が容易
に伝4つってしまうが、第2図のように、異なったウェ
ルの拡散層固定電位帯15を設けることにより、ウェル
電位の変動は遮断され、少数キャリア及び基板電位変動
の影響を緩和することができる。
に伝4つってしまうが、第2図のように、異なったウェ
ルの拡散層固定電位帯15を設けることにより、ウェル
電位の変動は遮断され、少数キャリア及び基板電位変動
の影響を緩和することができる。
又、メモリ12からゲートアレイ13へのインタフェイ
スである配線14は広い領域を必要とするか この配線
領域−上層部の基板]1に拡散層固定電位帯]5を形成
することにより、チップ面積を増大することなく配線す
ることができる。この場合、拡散層固定電位帯15は本
数を多く設置した方か効果か大きい。
スである配線14は広い領域を必要とするか この配線
領域−上層部の基板]1に拡散層固定電位帯]5を形成
することにより、チップ面積を増大することなく配線す
ることができる。この場合、拡散層固定電位帯15は本
数を多く設置した方か効果か大きい。
尚、上記実施例ではロジック回路としてゲートアレイを
用いる場合について説明したが、ゲートアレイとしては
全面素子形ケートアレイを用いてもよく、そのほかのセ
ミカスタムを用いてもよい。
用いる場合について説明したが、ゲートアレイとしては
全面素子形ケートアレイを用いてもよく、そのほかのセ
ミカスタムを用いてもよい。
又、拡散層固定電位帯は、メモリ及びロジック回路とは
別の配線で電源に接続するようにしてもよく、この場合
には電位の変動か少ないため、少数キャリア及び基板電
位変動の吸収効果か大きくなる。
別の配線で電源に接続するようにしてもよく、この場合
には電位の変動か少ないため、少数キャリア及び基板電
位変動の吸収効果か大きくなる。
[発明の効果コ
以上述べたように発明によれば、タイミング信号発生回
路を含むメモリとロジック回路の間の配線領域下層部に
、拡散層固定電位帯を設けることにより、メモリとロジ
ック回路間の少数キャリア= 9 = および基板電位変動の影響を緩和することができる。
路を含むメモリとロジック回路の間の配線領域下層部に
、拡散層固定電位帯を設けることにより、メモリとロジ
ック回路間の少数キャリア= 9 = および基板電位変動の影響を緩和することができる。
第1図は本発明の一実施例を示す構成説明図。
第2図及び第3図は本発明に係る拡散層固定電位帯の一
例を示す構成説明図、第4図は従来の半導体装置を示す
構成説明図である。 11・・・基板、12・・・メモリ、13・・ゲートア
レイ、14・・配線、15 拡散層固定電位帯。 16・・N型拡散層ウェル、17・・・P型拡散層ウェ
ル、18・・・絶縁層。 出願人代理人 弁理士 鈴江武彦 第1図 テ1vCC/A1v−葎一 Iy d −N
例を示す構成説明図、第4図は従来の半導体装置を示す
構成説明図である。 11・・・基板、12・・・メモリ、13・・ゲートア
レイ、14・・配線、15 拡散層固定電位帯。 16・・N型拡散層ウェル、17・・・P型拡散層ウェ
ル、18・・・絶縁層。 出願人代理人 弁理士 鈴江武彦 第1図 テ1vCC/A1v−葎一 Iy d −N
Claims (11)
- (1)基板上に混載されたタイミング信号発生回路を含
むメモリ及びロジック回路と、このロジック回路に前記
メモリを接続する配線と、前記ロジック回路と前記メモ
リとの間の配線領域下層部に形成され所定電位が印加さ
れる拡散層固定電位体とを具備することを特徴とする半
導体装置。 - (2)拡散層固定電位帯として、P型拡散層固定電位帯
及びN型拡散層固定電位帯を用いることを特徴とする請
求項1記載の半導体装置。 - (3)拡散層固定電位帯として、複数本のP型拡散層固
定電位帯及びN型拡散層固定電位帯を用いることを特徴
とする請求項1記載の半導体装置。 - (4)拡散層固定電位帯として、メモリを囲むように形
成された拡散層固定電位帯を用いることを特徴とする請
求項1記載の半導体装置。 - (5)拡散層固定電位帯として、基板に形成されたP型
拡散層ウェル及びN型拡散層ウェルにそれぞれ対応して
形成されたP型拡散層固定電位帯及びN型拡散層固定電
位帯を用いることを特徴とする請求項1記載の半導体装
置。 - (6)拡散層固定電位帯として、メモリ及びロジック回
路とは別の配線で電源に接続された拡散層固定電位帯を
用いることを特徴とする請求項1記載の半導体装置。 - (7)配線として、メモリとロジック回路との間に、ロ
ジック回路に対してほぼ平行に形成された配線を用いる
ことを特徴とする請求項1記載の半導体装置。 - (8)メモリとして、ダイナミックランダムアクセスメ
モリを用いることを特徴とする請求項1記載の半導体装
置。 - (9)ロジック回路として、セミカスタムを用いること
を特徴とする請求項1記載の半導体装置。 - (10)セミカスタムとして、ゲートアレイを用いるこ
とを特徴とする請求項9記載の半導体装置。 - (11)ゲートアレイとして、全面素子型ゲートアレイ
を用いることを特徴とする請求項10記載の半導体装置
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63032029A JP2712079B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
EP89102574A EP0329100B1 (en) | 1988-02-15 | 1989-02-15 | Semiconductor device comprising a logic circuit and a memory |
KR1019890001732A KR920003443B1 (ko) | 1988-02-15 | 1989-02-15 | 반도체장치 |
DE68927237T DE68927237T2 (de) | 1988-02-15 | 1989-02-15 | Halbleiteranordnung mit einer Logikschaltung und einem Speicher |
US07/717,177 US5153699A (en) | 1988-02-15 | 1991-06-18 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63032029A JP2712079B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01206647A true JPH01206647A (ja) | 1989-08-18 |
JP2712079B2 JP2712079B2 (ja) | 1998-02-10 |
Family
ID=12347439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63032029A Expired - Fee Related JP2712079B2 (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5153699A (ja) |
EP (1) | EP0329100B1 (ja) |
JP (1) | JP2712079B2 (ja) |
KR (1) | KR920003443B1 (ja) |
DE (1) | DE68927237T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008140824A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
Families Citing this family (4)
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KR940005725B1 (ko) * | 1990-04-13 | 1994-06-23 | 가부시키가이샤 도시바 | 반도체 기억장치 및 그 캐리어주입방지방법 |
JP2001245218A (ja) * | 2000-02-29 | 2001-09-07 | Fuji Film Microdevices Co Ltd | タイミング信号発生装置 |
US8759937B2 (en) * | 2005-03-30 | 2014-06-24 | Synopsys, Inc. | Schottky junction diode devices in CMOS with multiple wells |
DE102021109480A1 (de) * | 2020-12-14 | 2022-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speichervorrichtung |
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