JPH01199247A - Romアクセス制御装置 - Google Patents
Romアクセス制御装置Info
- Publication number
- JPH01199247A JPH01199247A JP63024379A JP2437988A JPH01199247A JP H01199247 A JPH01199247 A JP H01199247A JP 63024379 A JP63024379 A JP 63024379A JP 2437988 A JP2437988 A JP 2437988A JP H01199247 A JPH01199247 A JP H01199247A
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- JP
- Japan
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- rom
- data
- cpu
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- odd
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
1皿圀!
本発明はROMアクセス制御装置に関し、特に第1及び
第2の記憶領域を有するROMに対するROMアクセス
制御装置に関する。
第2の記憶領域を有するROMに対するROMアクセス
制御装置に関する。
K米辣韮
従来ROMアクセス方式においては、16ビツトCP
tJが8ビツトのデータバスを有する2つのROMに対
してアクセスしていた。この場合、16ビツトCPUは
2つのROMを偶数バンク及び奇数バンクと考え、夫々
のROMを選択する2本のコントロール信号により、C
PUの論理的アドレス空間が偶数バンクと奇数バンクと
交互に並ぶように制御して、連続した1つのアドレス空
間として扱っていた。つまり、CPUの論理的アドレス
空間とROMの物理的アドレス空間とが一致しないRO
Mアクセス方式であった。
tJが8ビツトのデータバスを有する2つのROMに対
してアクセスしていた。この場合、16ビツトCPUは
2つのROMを偶数バンク及び奇数バンクと考え、夫々
のROMを選択する2本のコントロール信号により、C
PUの論理的アドレス空間が偶数バンクと奇数バンクと
交互に並ぶように制御して、連続した1つのアドレス空
間として扱っていた。つまり、CPUの論理的アドレス
空間とROMの物理的アドレス空間とが一致しないRO
Mアクセス方式であった。
したがって、ROM内のデータを変更する場合、2バイ
ト以上の変更をしようとすると、必ず偶数バンクと奇数
バンクとに属する両方のROMのデータを変更しなけれ
ばならないため処理が繁雑になるという欠点があった。
ト以上の変更をしようとすると、必ず偶数バンクと奇数
バンクとに属する両方のROMのデータを変更しなけれ
ばならないため処理が繁雑になるという欠点があった。
九匪立旦追
本発明の目的は、ROM内のデータを変更する際、容易
に変更することができるROMアクセス制御装置を提供
することである。
に変更することができるROMアクセス制御装置を提供
することである。
発明の構成
本発明のROMアクセス制御装置は、第1及び第2の記
憶領域を有するROMに対するROMアクセス制御装置
であって、前記第1の記憶領域のデータを読出して格納
する格納手段と、前記第2の記憶領域のデータを読出ず
と同時に前記第1の記憶領域のデータを読出すように制
御する読出制御手段とを有することを特徴とする。
憶領域を有するROMに対するROMアクセス制御装置
であって、前記第1の記憶領域のデータを読出して格納
する格納手段と、前記第2の記憶領域のデータを読出ず
と同時に前記第1の記憶領域のデータを読出すように制
御する読出制御手段とを有することを特徴とする。
寒韮ヨ
以下、図面を用いて本発明の詳細な説明する。
第1図は本発明によるROMアクセス制御装置の一実施
例の構成を示ず系統図である0図において本発明の一実
施例によるROMアクセス制御装置は、cputtによ
るROM12へのアクセスを制御するものであり、フリ
ップフロップ(以下F/Fという)13と、アドレスコ
ントロール回路(ADHCNT)14と、デコーダ(D
EC)15と、オア回路16とを含んで構成されている
。
例の構成を示ず系統図である0図において本発明の一実
施例によるROMアクセス制御装置は、cputtによ
るROM12へのアクセスを制御するものであり、フリ
ップフロップ(以下F/Fという)13と、アドレスコ
ントロール回路(ADHCNT)14と、デコーダ(D
EC)15と、オア回路16とを含んで構成されている
。
CPUIIはアドレスバスをn十m本(A1〜An十m
)、データバスを16本(Do 〜D15)有するもの
である。
)、データバスを16本(Do 〜D15)有するもの
である。
また、ROM12はアドレスバスをn+1本(AO〜A
n ) 、データバスを8本(00〜07)有するもの
である。
n ) 、データバスを8本(00〜07)有するもの
である。
F/F 13はクロック端子CKに入力される信号によ
り8ビツトのデータをラッチし、出力コントロールEN
に入力される信号により出力を制御できるものである。
り8ビツトのデータをラッチし、出力コントロールEN
に入力される信号により出力を制御できるものである。
アドレスコントロール回路14はROM12の最下位ア
ドレスAOをコントロールするものであり、デコーダ1
5はcputtからの上位アドレス(Al1+1〜A!
1+11 >をもとにROMアクセスアドレスをデコー
ドするものである。
ドレスAOをコントロールするものであり、デコーダ1
5はcputtからの上位アドレス(Al1+1〜A!
1+11 >をもとにROMアクセスアドレスをデコー
ドするものである。
クロック信号(以下CLKという)1はCPU11のク
ロック端子CLに入力される他にアドレスコントロール
回路14に入力されるものである。
ロック端子CLに入力される他にアドレスコントロール
回路14に入力されるものである。
また、2はCPU11から出力される下位n本のアドレ
スバス(ABL ;Al 〜An >、3はCPULL
から出力される上位m本のアドレスバス(ABM ;
An+1〜Anti ) テある。
スバス(ABL ;Al 〜An >、3はCPULL
から出力される上位m本のアドレスバス(ABM ;
An+1〜Anti ) テある。
4はアドレスバス3をデコーダ15でデコードしたRO
Mアクセスを識別するROMアクセス識別信号(ROM
SEL)、5はCPUIIから出力されて、アドレスコ
ントロール回路14とオア回路16とROM12に入力
されるメモリリードコントロール信号(MRD)、6は
CPUIIの下位8ビツト偶数バンクデータバス(DB
L >、7はcpuitの上位8ビツト奇数バンクデー
タバス(DBH)である。
Mアクセスを識別するROMアクセス識別信号(ROM
SEL)、5はCPUIIから出力されて、アドレスコ
ントロール回路14とオア回路16とROM12に入力
されるメモリリードコントロール信号(MRD)、6は
CPUIIの下位8ビツト偶数バンクデータバス(DB
L >、7はcpuitの上位8ビツト奇数バンクデー
タバス(DBH)である。
8はアドレスコントロール回路14から出力されるRO
M12及びF/F 13のコントロール信号(AOCN
T>、9はオア回51116の出力であり、ROMアク
セス識別信号4とメモリリードコントロール信号5との
論理和でF/F 13の出力を制御する出力制御信号(
T丁■y)である。
M12及びF/F 13のコントロール信号(AOCN
T>、9はオア回51116の出力であり、ROMアク
セス識別信号4とメモリリードコントロール信号5との
論理和でF/F 13の出力を制御する出力制御信号(
T丁■y)である。
次に第2図を用いて本実施例によるROMアクセス制御
装置の動作について説明する0図はCPU11がROM
12をアクセスするリードサイクルに入った時の各部の
信号を示すタイミングチャートであり、4つのサイクル
(tl〜t4)が示されている。
装置の動作について説明する0図はCPU11がROM
12をアクセスするリードサイクルに入った時の各部の
信号を示すタイミングチャートであり、4つのサイクル
(tl〜t4)が示されている。
まず最初にサイクルt1のCLKIの立上りでCPU1
1からROM12の下位アドレスAL及び上位アドレス
AHが夫々アドレスバス2、アドレスバス3に出力され
る。このとき、下位アドレスALはそのままROM12
のアドレスバス(A1〜An )に入力される。また、
上位アドレスAHはデコーダ15でデコードされ、RO
Mアクセス識別信号4が「Llになり、ROM12のチ
ップセレクト入力σ1が「L」になって、ROM 12
が選択される。
1からROM12の下位アドレスAL及び上位アドレス
AHが夫々アドレスバス2、アドレスバス3に出力され
る。このとき、下位アドレスALはそのままROM12
のアドレスバス(A1〜An )に入力される。また、
上位アドレスAHはデコーダ15でデコードされ、RO
Mアクセス識別信号4が「Llになり、ROM12のチ
ップセレクト入力σ1が「L」になって、ROM 12
が選択される。
次にサイクルt2のCLKIの立上りでCP LJll
はメモリリードコントロール信号5を「シ」にし、RO
M12のアウトプットイネーブル入力σ1が「L」にな
るのでROM12は偶数バンクのデータDLを奇数バン
クデータバス7に出力し始める。このとき、F/F 1
3の出力制御信号9も「■、」になるのでF/F 13
の出力がハイインピーダンス状態からイネーブル状態に
変わる。
はメモリリードコントロール信号5を「シ」にし、RO
M12のアウトプットイネーブル入力σ1が「L」にな
るのでROM12は偶数バンクのデータDLを奇数バン
クデータバス7に出力し始める。このとき、F/F 1
3の出力制御信号9も「■、」になるのでF/F 13
の出力がハイインピーダンス状態からイネーブル状態に
変わる。
さらに次のサイクルt3の立上りでF/F 13のコン
トロール信号8が立上るため、F/F 13のクロック
入力CKが立上り、サイクルt2においてROM12か
ら奇数バンクデータバス7に出力されていたデータDL
がF’/F 13から偶数バンクデータバス6上に出力
される。それと同時にROM12のアドレスAOが「0
」から「1」に変わる(つまり、偶数から奇数のアドレ
スに変わる)ため、ROM12はCPUIIが出力して
いたアドレスに「1」を加えた奇数バンクのデータDH
を奇数バンクデータバス7上に出力し始める。
トロール信号8が立上るため、F/F 13のクロック
入力CKが立上り、サイクルt2においてROM12か
ら奇数バンクデータバス7に出力されていたデータDL
がF’/F 13から偶数バンクデータバス6上に出力
される。それと同時にROM12のアドレスAOが「0
」から「1」に変わる(つまり、偶数から奇数のアドレ
スに変わる)ため、ROM12はCPUIIが出力して
いたアドレスに「1」を加えた奇数バンクのデータDH
を奇数バンクデータバス7上に出力し始める。
最後にサイクルt4においてCPUIIは丁■55を立
上げると同時に偶数バンクデータバス6及び奇数バンク
データバス7に夫々出力されているデータDL 、DH
を内部に取込み、F/F 13のコントロール信号8は
「L」に戻る。また、アウトプットイネーブルσ丁及び
F/F 13の出力制御信号9がrHJになるため、R
OM12のデータバス及びF/F 13の出力がハイイ
ンピーダンス状態になり、1リードサイクルが終了する
。
上げると同時に偶数バンクデータバス6及び奇数バンク
データバス7に夫々出力されているデータDL 、DH
を内部に取込み、F/F 13のコントロール信号8は
「L」に戻る。また、アウトプットイネーブルσ丁及び
F/F 13の出力制御信号9がrHJになるため、R
OM12のデータバス及びF/F 13の出力がハイイ
ンピーダンス状態になり、1リードサイクルが終了する
。
以上の様に、CPUIIがROM12の偶数バンク若し
くは奇数バンクのいずれか1バイトのみ、又は偶数バン
ク及び奇数バンク両方1ワードのアクセスでも常にCP
UIIのデータバスにROM12からデータを2回読出
し、奇数バンクデータバス6及び偶数バンクデータバス
7の両方にデータDL及びDHを夫々出力させることに
より、CPUIIの論理的アドレス空間とROM12の
物理的アドレス空間とを一致させることができるのであ
る。したがって、ROM内のデータを変更する際には1
つのROMにいて変更すれば良いので、処理が容易に行
えるのである。
くは奇数バンクのいずれか1バイトのみ、又は偶数バン
ク及び奇数バンク両方1ワードのアクセスでも常にCP
UIIのデータバスにROM12からデータを2回読出
し、奇数バンクデータバス6及び偶数バンクデータバス
7の両方にデータDL及びDHを夫々出力させることに
より、CPUIIの論理的アドレス空間とROM12の
物理的アドレス空間とを一致させることができるのであ
る。したがって、ROM内のデータを変更する際には1
つのROMにいて変更すれば良いので、処理が容易に行
えるのである。
九肌△羞逮
以上説明したように本発明は、CPUがROMの偶数若
しく−は奇数バンク1バイトのみ、または偶数及び奇数
バンク両方1ワードのアクセスでも必ず偶数バンク及び
奇数バンクのデータを読出してCPUのデータバスに入
力し、CPUの論理的アドレス空間とROMの物理的ア
ドレス空間とを一致させることにより、ROM内のデー
タを変更する際に1つのROMについて変更すれば良い
ため、処理が容易に行えるという効果がある。
しく−は奇数バンク1バイトのみ、または偶数及び奇数
バンク両方1ワードのアクセスでも必ず偶数バンク及び
奇数バンクのデータを読出してCPUのデータバスに入
力し、CPUの論理的アドレス空間とROMの物理的ア
ドレス空間とを一致させることにより、ROM内のデー
タを変更する際に1つのROMについて変更すれば良い
ため、処理が容易に行えるという効果がある。
第1図は本発明の実施例によるROMアクセス制御装置
の構成を示す系統図、第2図は本発明の実施例によるR
OMアクセス制御装置の各部の動作を示すタイミングチ
ャートである。 主要部分の符号の説明 11・・・・・・CPU 12・・・・・・ROM 15・・・・・・フリヴプフロップ
の構成を示す系統図、第2図は本発明の実施例によるR
OMアクセス制御装置の各部の動作を示すタイミングチ
ャートである。 主要部分の符号の説明 11・・・・・・CPU 12・・・・・・ROM 15・・・・・・フリヴプフロップ
Claims (1)
- (1)第1及び第2の記憶領域を有するROMに対する
ROMアクセス制御装置であって、前記第1の記憶領域
のデータを読出して格納する格納手段と、前記第2の記
憶領域のデータを読出すと同時に前記第1の記憶領域の
データを読出すように制御する読出制御手段とを有する
ことを特徴とするROMアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024379A JPH01199247A (ja) | 1988-02-04 | 1988-02-04 | Romアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024379A JPH01199247A (ja) | 1988-02-04 | 1988-02-04 | Romアクセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01199247A true JPH01199247A (ja) | 1989-08-10 |
Family
ID=12136553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63024379A Pending JPH01199247A (ja) | 1988-02-04 | 1988-02-04 | Romアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01199247A (ja) |
-
1988
- 1988-02-04 JP JP63024379A patent/JPH01199247A/ja active Pending
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