JP3673015B2 - 半導体装置における周辺デバイス識別方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロプロセッサ(以下、MPUと称する)を有する半導体装置に関し、特に、この半導体装置の入/出力ポート(以下、I/Oポートと称する)に接続して使用する不揮発性メモリ等の周辺デバイスの仕様を識別する方法に関するものである。
【0002】
【従来の技術】
近年のMPUを搭載した半導体装置において、制御プログラムを格納しておくためのROM(以下、ROMと称する)や処理データの書込みや読み出しのためのRAM(以下、RAMと称する)の他に、周辺デバイスを搭載して、MPUとの協同処理によりその処理動作の拡張等が可能である。周辺デバイスは、半導体装置のI/Oポートを介してMPU等と電気的な接続がなされるものである。周辺デバイスには様々な仕様があり、例えば、周辺デバイスの1つである不揮発性メモリでもMPUと2つの接続端子で電気的な接続がされる2線式のものと、5つの接続端子で電気的な接続がされる5線式のものとがある。このように、半導体装置に搭載される周辺デバイスの仕様(その接続端子数)が異なるため、それぞれの周辺デバイスに対応した制御プログラムを用意する必要がある。また、周辺デバイスを搭載しないものもあり、そのための制御プログラムを用意する必要がある。
このような、制御プログラムは、MPUと共に半導体装置に内蔵されるROMに格納しておくか、MPU内蔵のメモリに用意しておくものである。
【0003】
【発明が解決しようとする課題】
しかしながら、上記のような従来の場合、半導体装置が、周辺デバイスの搭載の有無、あるいは、周辺デバイスの仕様に対応した制御プログラムを格納したROMを個別に準備しなければならず、半導体装置の製造が煩雑になるという問題点があった。
特に、制御プログラムをMPUの内蔵メモリに準備するような場合、MPUを製造するためのフォトマスクを、内蔵メモリに格納する制御プログラムの種類毎に用意しなければならず、製造が煩雑になるだけでなく、コスト面での増加が生ずるという問題点があった。
さらに、製造が煩雑になることに起因して、量産しずらいという問題点もあった。
【0004】
本発明は、上記問題点に鑑みてなされたものであり、その目的は製造の煩雑さ、コストの増加及び量産の困難さを解消し、周辺デバイスの仕様に係わらず製造を共通に行える半導体装置を提供することにある。
さらに、本発明は、上記の目的を半導体装置に、特別な構成を追加することなく実現することにある。
【0005】
【課題を解決するための手段】
この目的は、本発明にあっては、請求項1に記載されるように、マイクロプロセッサを搭載し、このマイクロプロセッサと少なくとも第1及び第2の接続端子で電気的に接続可能であり、マイクロプロセッサと協同で動作を実行する周辺デバイスを搭載可能な半導体装置において、この半導体装置は、周辺デバイスを識別する識別プログラムを格納可能な第1のメモリと、第1の接続端子に信号を出力する第1の手段と、第2の接続端子から出力される信号を受信する第2の手段と、第1の手段から出力した信号と第2の手段で受信した信号とを比較する比較手段と、比較手段の比較結果に応答して周辺デバイスを識別する識別手段と、識別手段の識別結果を格納する第2のメモリとを備え、マイクロプロセッサは、周辺デバイスの識別が要求された時に、第1のメモリから制御プログラムを読み出し、識別プログラムに従って、各手段を活性化させることで達成することができる。
【0006】
また、この目的は、本発明にあっては、請求項2に記載されるように、第1の手段、第2の手段、比較手段及び識別手段はマイクロプロセッサであることとしても達成することができる。
【0007】
また、この目的は、本発明にあっては、請求項3に記載されるように、マイクロプロセッサを搭載し、マイクロプロセッサと少なくとも第1乃至第4の接続端子で電気的に接続可能であり、マイクロプロセッサと協同で動作を実行する周辺デバイスを仕様に応じて搭載可能な半導体装置における周辺デバイスの識別方法において、半導体装置は、周辺デバイスを識別する識別プログラムを格納可能な第1のメモリと、第1及び前記第3の接続端子に信号をそれぞれ出力する第1の手段と、
第2及び第4の接続端子から出力される信号をそれぞれ受信する第2の手段と、第1の手段から出力した信号と第2の手段で受信した信号とを比較する比較手段と、比較手段の比較結果に応答して周辺デバイスを識別する識別手段と、識別手段の識別結果を格納する第2のメモリとを備え、マイクロプロセッサは、周辺デバイスの識別が要求された時に、第1のメモリから制御プログラムを読み出し、識別プログラムに従って、各手段を活性化させることで達成することができる。
【0008】
また、この目的は、本発明にあっては、請求項4に記載されるように、比較手段は、第1の接続端子と第2接続端子との信号、及び第3の接続端子と第4の接続端子との信号を比較し、それぞれの比較結果により、識別手段は、搭載された周辺デバイスの種類を識別することでも達成することができる。
【0009】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。
図1は、第1の実施例における半導体装置の構成ブロック図である。図1において、1はMPU、3は制御プログラムや識別プログラム等を格納しておくROM、5は半導体装置が処理するデータの書込みや読み出しを行うRAM、7はMPU1、ROM3、RAM5それぞれに接続され、これらの間で行われる信号の転送に用いられる複数のバス線、9はバス線7から転送されるデータを周辺デバイスへ出力あるいは、周辺デバイスからのデータを受信してバス線7へ伝達するためのI/Oポート、10は周辺デバイスであり、この実施例では5線式の不揮発性メモリである。この不揮発性メモリ10のデータ入力端子DIはI/Oポート9の端子21と接続され、データ出力端子DOはI/Oポート9の端子22と接続され、チップセレクト端子CSはI/Oポート9の端子23と接続され、レディ/ビジィ端子R/BはI/Oポート9の端子24と接続されている。クロック端子CLKはI/Oポート9の端子25と接続されている。このため、不揮発性メモリ10はI/Oポート9を介してMPU1等とデータの授受が可能となっている。ここで、データとは、アドレスデータや演算等に用いられる処理データの他、各種動作制御のための制御信号を含めてここではデータと称している。
【0010】
図2は、識別プログラム及び制御プログラムを格納したROM3内のメモリ領域の概略図である。
ROM3内において、例えば、図2のように、アドレス10000〜アドレス1FFFFには、周辺デバイスが5線式の不揮発性メモリである場合に対応した制御のための制御プログラム1が格納され、アドレス20000〜アドレス2FFFFには、後述する周辺デバイスが2線式の不揮発性メモリである場合に対応した制御のための制御プログラム2が格納され、アドレス30000〜アドレス3FFFFには、周辺デバイスが未搭載の場合に対応した制御のための制御プログラム3が格納され、アドレス40000〜アドレス4FFFFには、周辺デバイスの仕様を識別する識別プログラムが格納されている。この例では制御プログラムと識別プログラムとがアドレス10000〜4FFFFの連続した領域に格納しているが、読み出し制御できるのであれば、必ずしも、連続して格納する必要はない。
【0011】
図3は、図2における識別プログラムの実行内容を示したフローチャートである。
この識別プログラムは、半導体装置の電源が投入された時や、MPU1がリセットされた時に、RAM5のイニシャライズ等の初期設定動作に応じて、MPU1にてROM3から読み出されて実行されるものである。
図3において、まず、ステップS1として、前記のように、MPU1は識別プログラムの実行を開始し、ステップS2で、I/Oポート9の端子21にデータ”1”を出力する。このI/Oポート21からのデータは不揮発性メモリ10の入力端子DIに送られることとなる。ステップS3で、I/Oポート9の端子22で受信しているデータが、端子21から入力したデータと同じかを確認する。図1では、端子22は不揮発性メモリ10の出力端子DOと接続されており、初期設定時のため、不揮発性メモリ10は出力指示を受けていないので、不安定な出力、例えば、高インピーダンス状態、あるいは固定された出力、例えば、データ”0”を出力している。このため、ステップS3では、端子22では高インピーダンス状態か、データ”0”なので、端子21から入力したデータと一致しないため、ステップ10の通り、周辺デバイスとして不揮発性メモリ10が接続されていると認識し、その情報をRAM5の所定のアドレスに書込む。
【0012】
上記では、I/Oポート9の端子22で受信するデータが不揮発性メモリ10の初期出力として”0”または高インピーダンス状態として説明したが、端子22が受信しているデータが”1”の場合(不揮発性メモリ10初期出力が”1”の場合)、端子21から入力したデータと端子22で受信しているデータが一致してしまうため、ステップ4に進むこととなる。ステップS4において、I/Oポート21にデータ”0”を入力する。ステップS5で、I/Oポート9の端子22で受信しているデータが、端子21から入力したデータと同じかを確認する。端子22はデータ”1”を受信しているため、端子21から入力したデータ”0”と一致しないこととなり、前記したステップ10の処理を行うこととなる。従って、周辺デバイスとして、不揮発性メモリ10が接続されていることを認識することができる。
【0013】
次に、周辺デバイスが未搭載の場合についてを説明する。図4は周辺デバイスが未搭載の半導体装置の概略ブロック図である。図4において、図1と同等のもには同じ符号を付けている。
図4において、特徴的なことはI/Oポート9の端子21と端子22、及び端子23と端子24を短絡して、それぞれの端子が電気的に接続された状態としている。このため、図3における識別プログラムを実行した場合、端子21からデータ”1”及びデータ”0”を入力する(ステップS2、S4)と、そのデータは端子22に与えられるので、端子21から入力したデータと端子22の受信するデータとは一致するようになる(ステップS3、S5)。この後、同様に、端子23からデータ”1”を入力(ステップS6)し、端子23から入力したデータと端子24で受信するデータとの一致確認(ステップS7)し、さらに、端子23からデータ”0”を入力(ステップS8)し、端子23から入力したデータと端子24で受信するデータとの一致確認(ステップS9)を行う。この一致確認においても一致が検出されるので、ステップ11の処理、つまり、周辺デバイスが未搭載であると認識することができ、その情報をRAM5の所定のアドレスに書込む。
このように、認識プログラムを実行することで周辺デバイスの仕様(上記説明まででは周辺デバイスの有無)を確認してその情報を格納しておくことができる。
【0014】
ここで、上記識別プログラムの実行においては、すくなくとも、端子21及び端子23にデータ”1”及び”0”を生成し出力する手段(ステップS2、S4、S6、S8)、端子22及び端子24から出力されるデータを受信し、端子21及び端子23から入力されたデータと比較する手段(ステップS3、S5、S7、S9)、比較結果に応じて周辺デバイスの仕様を識別し、その識別情報を出力する手段(S10、S11)、並びに、識別情報を所定のメモリへ書き込むように制御する手段(S10、S11)が必要となる。これらの手段は、特別な構成として用意してもよいが、MPU1の機能を利用すれば、これら全ての動作を実現することが出来る。
【0015】
図5にMPU1の構成概略図を示し、これを用いて説明する。51は、識別プログラムや制御プログラム等の読み出されたプログラムをデコードし、他の構成の動作制御をする信号を発生するシーケンス制御部、53は各種データを演算する演算部、55はクロック信号等を受信して、各構成の動作タイミングを制御するタイミング制御部、57は演算等で用いられるデータ等を格納する複数のレジスタを有するレジスタ部、59は他の装置、例えば、図1のROM3等とデータの授受を行うためバス線7と接続される入出力バッファ部、61はこれらの各部間でのデータ転送に用いられる内部バス線である。
【0016】
上記の構成からなるMPU1において、シーケンス制御部51にて識別プログラムがデコードされ、このデコード結果によりそれぞれ各部が制御されるので、例えば、端子21及び端子23にデータ”1”及び”0”を生成し出力する手段としてはレジスタ部57の2つのレジスタにそれぞれデータ”1”及びデータ”0”を格納しておき、それを、入出力バッファ部59から端子21あるいは端子23に対応するバス線7に供給するようにすればよい。また、端子21及び端子23から入力されたデータと比較する手段は、演算部53にて、例えば、上記実施例では、一致する場合は、加算結果が”2”または”0”となるので、加算をし、その加算結果を比較結果として用いることが出来る。さらに、比較結果に応じて周辺デバイスの仕様を識別し、その識別情報を出力する手段及び識別情報を所定のメモリへ書き込むように制御する手段は、例えば、レジスタ部のレジスタを用いて、シーケンス制御部51がその加算結果に応じてそれぞれ制御信号を出力し、その制御信号に対応して読み出しが指示されるレジスタ部57中のレジスタにおのおのの識別情報を格納しておけばよく、この制御信号の出力にしたがって、RAM5に書込み指示を行うようにすればよい。この場合、RAM5内の書込み先アドレスは予め所定のアドレスが指示されるように制御する必要がある。このアドレスもレジスタ等に格納しておくことは当然可能である。
上記のように、識別プログラムはそのための特別な構成を設ける必要なく実行することができる。また、上記のMPU1の各部における動作は、あくまで例示であり、これに限定されるものではない。
【0017】
次に、第2の実施例として、仕様のことなる周辺デバイスが搭載されるものについて図6を用いて説明する。
図6において、特徴的なのは、周辺デバイスとして2線式の不揮発性メモリ20がI/Oポート9と接続されていることである。つまり、この不揮発性メモリ20では、シリアルクロック端子SCLKとシリアルデータ端子SDATAの2端子がI/Oポート9の端子21及び端子22とそれぞれ接続されるのみである。このため、端子23と端子24は短絡しておく。
【0018】
この図6に基づく、識別処理について、図7のフローチャートを用いて説明する。ステップ31〜ステップ35は、図3のステップ1〜5と同様である。例えば、このステップ35までは、図1の周辺デバイスとして5線式の不揮発性メモリ10が接続されているものとの区別はつかない。この後、端子23にデータ”1”あるいはデータ”0”を入力(ステップS36、S38)し、端子23から入力したデータと端子24で受信するデータとを比較して一致をみる(ステップS37、S39)ことにより、周辺デバイスの不揮発性メモリが5線式であるか2線式であるかの区別をすることが出来る。つまり、2線式の場合、端子23と端子24が短絡されているので、ステップS37においても、ステップS39においても一致という結果となる。従って、2線式の場合は、ステップS42の処理を、5線式の場合は、ステップS40の処理を、また、周辺デバイス未搭載の場合は、ステップS41の処理を行うようになる。このステップS40乃至ステップS42の処理ではそれぞれその識別結果を示すデータをRAM5の所定のアドレスに書き込む。識別結果のデータとして例えば、5線式の不揮発性メモリならデータ”11”、2線式ならデータ”01”、未搭載ならデータ”00”を書き込むようにすればよい。
この第2の実施例の識別処理においても特別な構成を用意してもよいが、第1の実施例のものと同様な処理ステップから構成されているので、MPU1が有する構成により実行可能であることは言うまでもない。
【0019】
上記の識別結果を用いた制御プログラムの選択について。図8のフローチャートを用いて説明する。
この処理は、周辺デバイスへのアクセス等が必要な時にMPU1にて行われるものである。周辺デバイスへのアクセスが必要と判断された時(ステップS51)、RAM5から識別情報を読み出す(ステップS52)。この識別情報がデータ”00”かデータ”01”かを判断する(ステップS53、S54)。識別情報がデータ”00”なら、ROM4のアドレス30000〜3FFFFに格納している制御プログラム3を読み出す(ステップS55)。また、識別情報がデータ”01”なら、ROM4のアドレス20000〜2FFFFに格納している制御プログラム2を読み出す(ステップS56)。また、識別情報がデータ”00”及び”01”のどちらでもないなら、ROM4のアドレス10000〜1FFFFに格納している制御プログラム1を読み出す(ステップS57)。よって、周辺デバイスの仕様に対応した制御プログラムでMPU1は周辺デバイスとアクセスを行うことができる。なお、周辺デバイスとのアクセス要求があるにもかかわらず、周辺デバイスが未搭載の場合、例えば、周辺デバイスを搭載することなくROM4で代行できる場合は、MPU1はROM4とアクセスを行うものである。
なお、この選択処理のためのプログラムも例えば、ROM4内に格納しておけばよく、識別結果を用いた制御プログラムの選択動作も、識別プログラム同様に、比較機能や読み出し機能を有しているものであれば処理できるので、特別に処理手段を設けてもよいが、上記のように、MPU1で代行できることは言うまでもない。
【0020】
以上説明したように、第1の実施例及び第2の実施例ともに、半導体装置が有するROMに予め搭載が予想される(未搭載も含めて)周辺デバイスの制御プログラムを用意しておくとともに、周辺デバイスの仕様を識別する処理と、その識別結果から所定の制御プログラムを読み出す処理とを行うだけで対応することができる。よって、どの仕様の周辺デバイスが搭載されるにしても、それに対応した制御プログラムを格納するように管理する必要がないので、製造の煩雑さが解消される。
特に、制御制御プログラムをMPUの内蔵メモリに準備するような場合、MPUを製造するためのフォトマスクが1種類で済むので、コスト面での増加をも低減化することができる。
以上の効果に起因して、量産化においても従来のような障害が解消されることとなる。
【0021】
なお、本発明は、上記した実施例の動作や各半導体装置の機能に限定されるものではない。例えば、第1の実施例では、識別プログラムの実行を図3のように、ステップS1〜S11にて行うが、周辺デバイスの搭載の有無だけを認識するのであれば、ステップS6〜S9を行わなくともよいことが理解されるはずである。また、ステップS6〜S9を用意しておくことで、I/Oポート9の接続端子21〜24と接続されるような周辺デバイスであれば、その周辺デバイスがI/Oポート9と正しく接続されているか否かの確認にも利用することができる。
【0022】
【発明の効果】
以上説明したとおり、本発明の請求項1及び請求項3に記載される方法とした場合では、半導体装置が、周辺デバイスの搭載の有無に関わらず、対応した制御プログラムを選択するので、製造が煩雑とならないようにすることができる。
また、請求項2に記載されるようにした場合には、請求項1記載の動作を行うために、特別な回路構成を準備する必要がないので、半導体装置の大型化を抑制することができる。
また、請求項4に記載される方法とした場合では、半導体装置が、周辺デバイスの搭載の有無及び仕様に関わらず、対応した制御プログラムを選択するので、製造が煩雑とならないようにすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例として半導体装置の構成ブロック図である。
【図2】図2は、識別プログラム及び制御プログラムを格納したROM3内のメモリ領域の概略図である。
【図3】図3は、第2図における識別プログラムの実行内容を示したフローチャートである。
【図4】図4は周辺デバイスが未搭載の半導体装置の概略ブロック図である。
【図5】図5は第1図のMPU1の構成概略図である。
【図6】本発明の第2の実施例として半導体装置の構成ブロック図である。
【図7】図7は本発明の第2の実施例における構成の識別をも可能な識別プログラムの実行フローチャートである。
【図8】図8は識別結果を用いた制御プログラムの選択のフローチャートである。
【符号の説明】
1 MPU
3 ROM
5 RAM
7 バス線
9 I/Oポート
10 周辺デバイス(5線式の不揮発性メモリ)
20 周辺デバイス(2線式の不揮発性メモリ)
21〜25 端子
51 シーケンス制御部
53 演算部
55 タイミング制御部
57 レジスタ部
59 入出力バッファ部
61 内部バス線
Claims (1)
- マイクロプロセッサを搭載し、該マイクロプロセッサと少なくとも第1乃至第4の接続端子で電気的に接続可能であり、該マイクロプロセッサと協同で動作を実行する周辺デバイスを仕様に応じて搭載可能な半導体装置における周辺デバイスの識別方法において、
前記半導体装置は、前記周辺デバイスを識別する識別プログラムを格納可能な第1のメモリと、
前記第1及び前記第3の接続端子に信号をそれぞれ出力する第1の手段と、
前記第2及び前記第4の接続端子から出力される信号をそれぞれ受信する第2の手段と、
前記第1の接続端子から出力された信号と、前記第1の接続端子から出力されて前記第2の接続端子に入力された信号を比較し、さらに前記比較結果が一致しない場合のみ、前記第3の接続端子から出力された信号と、前記第3の接続端子から出力されて前記第4の接続端子に入力された信号を比較する比較手段と、
前記比較手段の比較結果に応答して前記周辺デバイスを識別する識別手段と、
前記識別手段の識別結果を格納する第2のメモリとを備え、
前記マイクロプロセッサは、前記周辺デバイスの識別が要求された時に、前記第1のメモリから前記制御プログラムを読み出し、該識別プログラムに従って、前記各手段を活性化させることを特徴とする周辺デバイスの識別方法。
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US6393585B1 (en) | 1998-12-23 | 2002-05-21 | Scientific-Atlanta, Inc. | Method and apparatus for restoring operating systems in a set-top box environment |
DE10204172A1 (de) * | 2002-02-01 | 2003-08-07 | Heidenhain Gmbh Dr Johannes | Verfahren zur Überprüfung einer Schnittstelle |
US7551165B2 (en) * | 2004-03-12 | 2009-06-23 | International Business Machines Corporation | Updatable electronic labeling of electronic devices |
JP2006128975A (ja) * | 2004-10-28 | 2006-05-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
TWI459204B (zh) * | 2009-03-03 | 2014-11-01 | Htc Corp | 電子裝置、電子系統以及周邊裝置自動偵測與辨識方法 |
KR101139630B1 (ko) * | 2010-12-09 | 2012-05-30 | 한양대학교 산학협력단 | 식별키 생성 장치 및 방법 |
KR101118826B1 (ko) | 2011-02-15 | 2012-04-20 | 한양대학교 산학협력단 | 물리적 공격을 방어하는 암호화 장치 및 암호화 방법 |
US9569957B2 (en) * | 2012-03-08 | 2017-02-14 | Htc Corporation | Systems, devices and methods involving device identification |
KR102186475B1 (ko) | 2013-12-31 | 2020-12-03 | 주식회사 아이씨티케이 홀딩스 | 랜덤한 디지털 값을 생성하는 장치 및 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3881174A (en) * | 1974-01-18 | 1975-04-29 | Process Computer Systems Inc | Peripheral interrupt apparatus for digital computer system |
JPS621031A (ja) * | 1985-03-25 | 1987-01-07 | Hitachi Ltd | デ−タ処理装置 |
US5325513A (en) * | 1987-02-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Apparatus for selectively accessing different memory types by storing memory correlation information in preprocessing mode and using the information in processing mode |
JP2896148B2 (ja) * | 1988-09-29 | 1999-05-31 | 株式会社東芝 | 制御情報のリードライト制御方式 |
US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
US5345564A (en) * | 1992-03-31 | 1994-09-06 | Zilog, Inc. | Serial communication peripheral integrated electronic circuit that recognizes its unique address before the entire circuit is enabled |
US5603055A (en) * | 1994-01-27 | 1997-02-11 | Vlsi Technology, Inc. | Single shared ROM for storing keyboard microcontroller code portion and CPU code portion and disabling access to a portion while accessing to the other |
US5671413A (en) * | 1994-10-31 | 1997-09-23 | Intel Corporation | Method and apparatus for providing basic input/output services in a computer |
CA2159979C (en) * | 1995-10-05 | 1999-05-25 | Arthur Lai | Methology to link any pci rom based device using a single software or hardware interrupt vector in pc system at runtime |
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