JPH01194456A - 相補型ｍｏｓトランジスタの製造方法 - Google Patents
相補型ｍｏｓトランジスタの製造方法Info
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- JPH01194456A JPH01194456A JP63019160A JP1916088A JPH01194456A JP H01194456 A JPH01194456 A JP H01194456A JP 63019160 A JP63019160 A JP 63019160A JP 1916088 A JP1916088 A JP 1916088A JP H01194456 A JPH01194456 A JP H01194456A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型ＭＯＳトランジスタ（以下ＣＭＯＳト
ランジスタと記す）における素子分離領域のチャネルス
トップ層の形成方法に関するものである。
ランジスタと記す）における素子分離領域のチャネルス
トップ層の形成方法に関するものである。
従来のＣＭＯ８）ランジスタの素子分離領域にチャネル
ストップ層を形成する方法は、第・１図に示す次の方法
が一般的である。
ストップ層を形成する方法は、第・１図に示す次の方法
が一般的である。
まず第４図（ａｌに示すようにシリコン基板１０に第１
の導電型を有する第１の拡散領域１２と第２の導電型を
有する第２の拡散領域１４とを形成した後、下敷酸化膜
１６と窒化シリコン膜１８を順次形成する。次に素子領
域２２．２８上にフォトレジスト２０をパターニングし
、このフォトレジストをマスクにして窒化シリコン膜１
８のエツチングを行ない素子領域２２．２８上に窒化シ
リコン膜１８な残す。
の導電型を有する第１の拡散領域１２と第２の導電型を
有する第２の拡散領域１４とを形成した後、下敷酸化膜
１６と窒化シリコン膜１８を順次形成する。次に素子領
域２２．２８上にフォトレジスト２０をパターニングし
、このフォトレジストをマスクにして窒化シリコン膜１
８のエツチングを行ない素子領域２２．２８上に窒化シ
リコン膜１８な残す。
次に第４図（ｂｌに示すように第１の拡散領域１２と、
第２の拡散領域１４の窒化シリコン膜１８上にレジスト
膜２１のパターニングを行ない、第２の導電型を有する
不純物をレジスト膜２１をマスクにしてシリコン基板１
０に注入する。
第２の拡散領域１４の窒化シリコン膜１８上にレジスト
膜２１のパターニングを行ない、第２の導電型を有する
不純物をレジスト膜２１をマスクにしてシリコン基板１
０に注入する。
次に図示は省略するがフォトレジストを除去し、選択酸
化を行ない素子分離領域に素子分離絶縁膜を形成し、同
時に不純物注入を行った素子分離領域下には、チャネル
ストップ層が形成される。
化を行ない素子分離領域に素子分離絶縁膜を形成し、同
時に不純物注入を行った素子分離領域下には、チャネル
ストップ層が形成される。
かかる方法の場合には、窒化シリコン膜上のチャネルス
トップ拡散層を形成するための不純物注入時のマスクと
なりうるレジスト膜２１のパターニング工程において、
マスクの合わせずれが問題となる。このことは、素子が
微細化されるにつれ合わせ余裕がなくなり特に問題とな
る。
トップ拡散層を形成するための不純物注入時のマスクと
なりうるレジスト膜２１のパターニング工程において、
マスクの合わせずれが問題となる。このことは、素子が
微細化されるにつれ合わせ余裕がなくなり特に問題とな
る。
第４図ｆｂ）に示すように窒化シリコン膜１８に対する
レジスト膜２１のマスクの合わせずれ５０が生じると窒
化シリコン膜に直接不純物注入が行なわれてしまい、注
入された不純物が窒化シリコン膜１８を突き抜けてしま
い部分的に窒［ヒシリコン膜１８直下の不純物濃度が変
わってしまい仕上がりＭＯＳトランジスタの特性が変化
してしまう。
レジスト膜２１のマスクの合わせずれ５０が生じると窒
化シリコン膜に直接不純物注入が行なわれてしまい、注
入された不純物が窒化シリコン膜１８を突き抜けてしま
い部分的に窒［ヒシリコン膜１８直下の不純物濃度が変
わってしまい仕上がりＭＯＳトランジスタの特性が変化
してしまう。
本発明の目的は、前記窒化シリコン膜上のレジスト膜の
合わせずれを回避可能とするＣＭＯＳトランジスタの製
造方法を提供することである。
合わせずれを回避可能とするＣＭＯＳトランジスタの製
造方法を提供することである。
上記目的を達成するために、本発明のＣＭＯＳトランジ
スタの製造方法としては、シリコン基板に第１の導電型
を有する第１の拡散領域と第２の導電型を有する第２の
拡散領域を形成後、下敷酸化膜と窒化シリコン膜とを順
次形成し、素子領域上にフォトレジストをパターニング
し、このフォトレジストをマスクにして窒化シリコン膜
をエツチングし、第２の導電型を有する不純物をフォト
レジストと窒化シリコン膜とをマスクにシリコン基板に
注入する。
スタの製造方法としては、シリコン基板に第１の導電型
を有する第１の拡散領域と第２の導電型を有する第２の
拡散領域を形成後、下敷酸化膜と窒化シリコン膜とを順
次形成し、素子領域上にフォトレジストをパターニング
し、このフォトレジストをマスクにして窒化シリコン膜
をエツチングし、第２の導電型を有する不純物をフォト
レジストと窒化シリコン膜とをマスクにシリコン基板に
注入する。
次に第２の拡散領域上にレジスト膜を形成し、このレジ
スト膜をマスクにして第１の拡散領域に第１の導電型を
有する不純物を注入する。次にレジスト膜を除去し、選
択酸化を行ない、ゲート絶縁膜とゲート電極を形成し、
ソースドレイン領域、層間絶縁膜を形成し、コンタクト
窓を形成し、配線金属を形成する。
スト膜をマスクにして第１の拡散領域に第１の導電型を
有する不純物を注入する。次にレジスト膜を除去し、選
択酸化を行ない、ゲート絶縁膜とゲート電極を形成し、
ソースドレイン領域、層間絶縁膜を形成し、コンタクト
窓を形成し、配線金属を形成する。
以下本発明の実施例を図面に基づいて具体的に記述する
。
。
第１図に本発明のＣＭＯＳトランジスタの製造方法を示
す断面図で、まず第１図１ａ）に示す様に、Ｎ型のシリ
コン基板１０上にＮ型の第１の導電型を有する第１の拡
散領域（以下Ｎウェルと記す）１２と、Ｐ型の第２の導
電型を有する第２の拡散領域（以下Ｐウェルと記す）１
４とを形成後、熱酸化により下敷酸ｆヒ膜１６を厚さ２
Ｑｎｍ、および化学気相成長法（以下ＣＶＤ法と記す）
により窒化シリコン膜１８を厚さ１５Ｑｎｍを形成する
。
す断面図で、まず第１図１ａ）に示す様に、Ｎ型のシリ
コン基板１０上にＮ型の第１の導電型を有する第１の拡
散領域（以下Ｎウェルと記す）１２と、Ｐ型の第２の導
電型を有する第２の拡散領域（以下Ｐウェルと記す）１
４とを形成後、熱酸化により下敷酸ｆヒ膜１６を厚さ２
Ｑｎｍ、および化学気相成長法（以下ＣＶＤ法と記す）
により窒化シリコン膜１８を厚さ１５Ｑｎｍを形成する
。
次に感光性樹脂であるフォトレジスト２０を全面に形成
し、パターニングを行ない、ドライエッチにより窒化シ
リコン膜１８をエツチングすることにより第１の素子領
域２２と第２の素子領域２８と素子分離領域２４．２６
を形成する。
し、パターニングを行ない、ドライエッチにより窒化シ
リコン膜１８をエツチングすることにより第１の素子領
域２２と第２の素子領域２８と素子分離領域２４．２６
を形成する。
次に第２の導電型を有する不純物（ボロン）を加速エネ
ルギー１００ＫｅＶ、イオン注入量２ Ｘ １０ ａ
ｔｏｍｓ ／ｃｒｌの条件で全面に注入することにより
素子分離領域２４．２６のシリコン基板１０にＰ型の不
純物拡散層６２．６４が形成される。次に第１図（ｂｌ
に示す様に、Ｐウェル１４上に感光性樹脂であるレジス
ト膜２１のパターニングを行ない、第１の導電型？有す
る不純物（リン）を加速エネルギー１００ＫｅＶ、イオ
ン注入量３ Ｘ １０ ａｔｏｍｓ ／Ｃｒ！Ｌの条
件で全面に注入する。
ルギー１００ＫｅＶ、イオン注入量２ Ｘ １０ ａ
ｔｏｍｓ ／ｃｒｌの条件で全面に注入することにより
素子分離領域２４．２６のシリコン基板１０にＰ型の不
純物拡散層６２．６４が形成される。次に第１図（ｂｌ
に示す様に、Ｐウェル１４上に感光性樹脂であるレジス
ト膜２１のパターニングを行ない、第１の導電型？有す
る不純物（リン）を加速エネルギー１００ＫｅＶ、イオ
ン注入量３ Ｘ １０ ａｔｏｍｓ ／Ｃｒ！Ｌの条
件で全面に注入する。
この時リンの射影飛程（Ｒｐ）が１１００ｎでありＮウ
ェル１２上の窒化シリコン膜１８の厚さが１５０ｎｍで
あるため、全面に注入されたリンは、Ｎウェル１２上の
窒化シリコン膜１８を突き抜けず、Ｎウェル１２の素子
分離領域２４にのみ注入され、第１図ｔａ＋を用いて説
明した加速エネルギー１００Ｉ（’ｅＶ、イオン注入量
２ Ｘ １０ ａｔｏｍｓ ／ ｃｒ！の条件で打ち
込んだボロンの電荷を打ち消し、素子分離領域２４はＮ
型の不純物拡散層６７となる。
ェル１２上の窒化シリコン膜１８の厚さが１５０ｎｍで
あるため、全面に注入されたリンは、Ｎウェル１２上の
窒化シリコン膜１８を突き抜けず、Ｎウェル１２の素子
分離領域２４にのみ注入され、第１図ｔａ＋を用いて説
明した加速エネルギー１００Ｉ（’ｅＶ、イオン注入量
２ Ｘ １０ ａｔｏｍｓ ／ ｃｒ！の条件で打ち
込んだボロンの電荷を打ち消し、素子分離領域２４はＮ
型の不純物拡散層６７となる。
次に第１図（Ｃ１に示す様に、選択酸化を温度１０００
℃でウェット酸化を行なう事により素子分離領域２４．
２６に膜厚９ＱＱｎｍの素子分離絶縁膜６６を形成する
。
℃でウェット酸化を行なう事により素子分離領域２４．
２６に膜厚９ＱＱｎｍの素子分離絶縁膜６６を形成する
。
次にウェットエツチングにより窒化シリコン膜１８と下
敷酸化膜１６を除去し、第１図（ｄｌに示す様にゲート
絶縁膜６８とゲート電極４０を形成Ｕソースドレイン領
域４２を形成後、層間絶縁膜４４をＣＶＤ法にて形成し
、コンタクト窓４６をウェットエツチングにて形成し、
配線金属４８を形成することによりチャネルストップ層
としてＰ型の不純物拡散層６４とＮ型の不純物拡散層６
７とを有するＣＭＯ３）ランジスタを得る。
敷酸化膜１６を除去し、第１図（ｄｌに示す様にゲート
絶縁膜６８とゲート電極４０を形成Ｕソースドレイン領
域４２を形成後、層間絶縁膜４４をＣＶＤ法にて形成し
、コンタクト窓４６をウェットエツチングにて形成し、
配線金属４８を形成することによりチャネルストップ層
としてＰ型の不純物拡散層６４とＮ型の不純物拡散層６
７とを有するＣＭＯ３）ランジスタを得る。
ここで第２図にＰチャネルＭＯＳトランジスタのしきい
値電圧と、第１図（ｂｌのリンの注入量との関係を示す
。第２図かられかる様にリンの注入量が１〜５ Ｘ １
０ ａｔｏｍｓ ／ｃｒｄの範囲では、ＰチャネルＭ
ＯＳトランジスタのしきい値電圧は変化せず第１図に示
す第１素子領域２２ヘリンが注入されていない事がわか
る。また第３図では、リンの注入量とｐチャネル寄生Ｍ
Ｏ３）ランジスタのしきい値電圧、ブレイクダウン電圧
の関係を示した。
値電圧と、第１図（ｂｌのリンの注入量との関係を示す
。第２図かられかる様にリンの注入量が１〜５ Ｘ １
０ ａｔｏｍｓ ／ｃｒｄの範囲では、ＰチャネルＭ
ＯＳトランジスタのしきい値電圧は変化せず第１図に示
す第１素子領域２２ヘリンが注入されていない事がわか
る。また第３図では、リンの注入量とｐチャネル寄生Ｍ
Ｏ３）ランジスタのしきい値電圧、ブレイクダウン電圧
の関係を示した。
第３図かられかる事は、リンの注入量が１〜５ Ｘ １
０ ａｔｏｍｓ ／ｃｒｌＯ”）範囲では、注入量が
増せばｐチャネル寄生ＭＯＳトランジスタのしきい値電
圧が上がり、ドレインブレイクダウン電圧が下がる。こ
の事によりこの注入量がＩ Ｘ １０１５ａｔｏｍｓ
／ ｃｒｄ以上であれば、第１図に示すＮウェル１２の
素子分離領域２４が、第１図ｔａ＋で説明したボロンを
注入した工程ではＰ型拡散層であったが、第１図（ｂ）
で説明したリンを注入する事によりＮ型の不純物拡散層
となっていることがわかる。
０ ａｔｏｍｓ ／ｃｒｌＯ”）範囲では、注入量が
増せばｐチャネル寄生ＭＯＳトランジスタのしきい値電
圧が上がり、ドレインブレイクダウン電圧が下がる。こ
の事によりこの注入量がＩ Ｘ １０１５ａｔｏｍｓ
／ ｃｒｄ以上であれば、第１図に示すＮウェル１２の
素子分離領域２４が、第１図ｔａ＋で説明したボロンを
注入した工程ではＰ型拡散層であったが、第１図（ｂ）
で説明したリンを注入する事によりＮ型の不純物拡散層
となっていることがわかる。
以上の説明で明らかなように、本発明によれば素子分離
領域のチャネルストップ拡散層を、自己整合により形成
することができ、チャネルストップ層形成のためのレジ
スト膜パターニングが必要でなく、パターンの合わせず
れの問題点が解決する。
領域のチャネルストップ拡散層を、自己整合により形成
することができ、チャネルストップ層形成のためのレジ
スト膜パターニングが必要でなく、パターンの合わせず
れの問題点が解決する。
第１図は本発明のＣＭＯ３）ランジスタの製造方法を示
す断面図、第２図、第３図は一度打込んだボロンを打消
すために注入したり、この注入量と各トランジスタの特
性を示したグラフ、第４図は従来例におけ−るＣＭＯＳ
トランジスタの製造方法を示す断面図である。 １２・・・・・・第１の拡散領域、 １４・・・・・・第２の拡散領域、 １６・・・・・・下敷酸化膜、 １８・・・・・・窒化シリコン膜、 ２０・・・・・・フォトレジスト、 ２２・・・・・・素子領域、 ２８・・・・・・素子領域。 第４図 、 第２図 第４＠
す断面図、第２図、第３図は一度打込んだボロンを打消
すために注入したり、この注入量と各トランジスタの特
性を示したグラフ、第４図は従来例におけ−るＣＭＯＳ
トランジスタの製造方法を示す断面図である。 １２・・・・・・第１の拡散領域、 １４・・・・・・第２の拡散領域、 １６・・・・・・下敷酸化膜、 １８・・・・・・窒化シリコン膜、 ２０・・・・・・フォトレジスト、 ２２・・・・・・素子領域、 ２８・・・・・・素子領域。 第４図 、 第２図 第４＠
Claims (1)
- シリコン基板に第１の導電型を有する第１の拡散領域
と第２の導電型を有する第２の拡散領域とを形成する工
程と、下敷酸化膜と窒化シリコン膜とを順次形成する工
程と、素子領域上にフォトレジストをパターニングする
工程と、前記フォトレジストをマスクにして前記窒化シ
リコン膜をエッチングする工程と、第２の導電型を有す
る不純物を前記フォトレジストと窒化シリコン膜とをマ
スクにして前記シリコン基板に注入する工程と、前記第
２の拡散領域上にレジスト膜を形成する工程と、前記レ
ジストをマスクとして前記第１の拡散領域に第１の導電
型を有する不純物を注入する工程と、前記レジスト膜を
除去する工程と、選択酸化を行なうことにより素子分離
領域に素子分離絶縁膜を形成する工程と、ゲート絶縁膜
とゲート電極とを形成する工程と、ソースドレイン領域
を形成する工程と、層間絶縁膜を形成する工程と、コン
タクト窓を形成する工程と、配線金属を形成する工程と
を有することを特徴とする相補型ＭＯＳトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019160A JPH01194456A (ja) | 1988-01-29 | 1988-01-29 | 相補型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019160A JPH01194456A (ja) | 1988-01-29 | 1988-01-29 | 相補型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194456A true JPH01194456A (ja) | 1989-08-04 |
Family
ID=11991644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019160A Pending JPH01194456A (ja) | 1988-01-29 | 1988-01-29 | 相補型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110006A (ja) * | 1991-10-18 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1988
- 1988-01-29 JP JP63019160A patent/JPH01194456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110006A (ja) * | 1991-10-18 | 1993-04-30 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
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