JPS5972759A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5972759A JPS5972759A JP57184324A JP18432482A JPS5972759A JP S5972759 A JPS5972759 A JP S5972759A JP 57184324 A JP57184324 A JP 57184324A JP 18432482 A JP18432482 A JP 18432482A JP S5972759 A JPS5972759 A JP S5972759A
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- channel transistor
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- drain region
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特に微細な構造の要求されるＣＭＯ８（相補
型ＭＯ８）集積回路等の半導体装置およびその製造方法
に関する。
型ＭＯ８）集積回路等の半導体装置およびその製造方法
に関する。
ＣＭＯ８型半導体装置の最も基本的な構成であるＣＭＯ
Ｓインバータの構造を第１図の断面図に示す。
Ｓインバータの構造を第１図の断面図に示す。
第１図において、Ｎ型（１００）シリコン基板１ノにＰ
型ウェル１２を形成し、上記シリコン基板１１のＰウェ
ル１２外にＰチャネルトランジスタＴＰを、Ｐ型ウェル
１２内にＮチャネルトランジスタＴＮを形成する。
型ウェル１２を形成し、上記シリコン基板１１のＰウェ
ル１２外にＰチャネルトランジスタＴＰを、Ｐ型ウェル
１２内にＮチャネルトランジスタＴＮを形成する。
このＰチャネルおよびＮチャネルトランジスタＴＰ、Ｔ
Ｎの製造手順の概略は次のようなもので、まずＰ型ウェ
ル１２の形成されたシリコン基板１ノ上に厚い素子分離
用の絶縁膜１３および薄い酸化膜のｙ−ト絶縁膜１４Ｐ
１４Ｎを形成し、ポリシリコン等によるダート電極１５
Ｐ、 １５Ｎを形成する。その後、Ｐ型ウェル１２上に
フォトレジストを選択的に塗布し、Ｐチャネルトランジ
スタＴ、側のダート電極１５Ｐと上記フォトレジストを
マスクとしてがロンをイオン注入し、トランジスタＴＰ
Ｏソース・ドレイン１６Ｐを形成する。同様に、このト
ランジスタＴＰ側に７オトレジストを塗布し、このフォ
トレゾストとトランジスタＴＮのダート電極１５Ｎをマ
スクとしてヒ素またはリンをイオン注入して、ソース・
ドレイン１６Ｎを形成する。その後、更に絶縁膜１ｙを
被着し、コンタクトホールを開口して、配線層１７を被
着する。
Ｎの製造手順の概略は次のようなもので、まずＰ型ウェ
ル１２の形成されたシリコン基板１ノ上に厚い素子分離
用の絶縁膜１３および薄い酸化膜のｙ−ト絶縁膜１４Ｐ
１４Ｎを形成し、ポリシリコン等によるダート電極１５
Ｐ、 １５Ｎを形成する。その後、Ｐ型ウェル１２上に
フォトレジストを選択的に塗布し、Ｐチャネルトランジ
スタＴ、側のダート電極１５Ｐと上記フォトレジストを
マスクとしてがロンをイオン注入し、トランジスタＴＰ
Ｏソース・ドレイン１６Ｐを形成する。同様に、このト
ランジスタＴＰ側に７オトレジストを塗布し、このフォ
トレゾストとトランジスタＴＮのダート電極１５Ｎをマ
スクとしてヒ素またはリンをイオン注入して、ソース・
ドレイン１６Ｎを形成する。その後、更に絶縁膜１ｙを
被着し、コンタクトホールを開口して、配線層１７を被
着する。
なお、このＣＭＯＳインバータのソース・ドレイン１６
，１６ は〜１０１９〜１０２０ｃｎＩ−３の略均−な
不Ｎ Ｐ ５− 細物濃度を有している。
，１６ は〜１０１９〜１０２０ｃｎＩ−３の略均−な
不Ｎ Ｐ ５− 細物濃度を有している。
上記のような装置において、集積度を上げるためにダー
ト長を短かくすると、前記ソース・ドレイン１６Ｎ、
１６．の電界が強くなり、いわゆるインパクトアイオナ
イゼイション（衝突電離）を生じ、Ｎチャネルトランジ
スタではホットエフトロン、Ｐチャネルトランジスタで
はホットホールがそれぞれのダート絶縁膜１４Ｎ、１４
ｐに注入され、それぞれのトランジスタの闇値変動を引
き起こす。特にこのインパクトアイオナイゼイション化
の効率は、ＮチャネルトランジスタＴＮで著しく大きい
ため、ＮチャネルトランジスタＴＮのダート長の短縮化
は困難でしばしば問題となる。
ト長を短かくすると、前記ソース・ドレイン１６Ｎ、
１６．の電界が強くなり、いわゆるインパクトアイオナ
イゼイション（衝突電離）を生じ、Ｎチャネルトランジ
スタではホットエフトロン、Ｐチャネルトランジスタで
はホットホールがそれぞれのダート絶縁膜１４Ｎ、１４
ｐに注入され、それぞれのトランジスタの闇値変動を引
き起こす。特にこのインパクトアイオナイゼイション化
の効率は、ＮチャネルトランジスタＴＮで著しく大きい
ため、ＮチャネルトランジスタＴＮのダート長の短縮化
は困難でしばしば問題となる。
またＰチャネルトランジスタＴＰのソース・ドレイン１
６Ｐに注入されたボロンは拡散係数が大きいため、前記
ソース・ドレイン１６．形成後の熱処理工程において、
図における深さ方向はかりでなく横方向にも拡散し、ダ
ート酸化膜１４Ｐ６一 下にソース・ドレイン１６Ｐが太きく伸びる。特に、ダ
ート酸化膜１４Ｐ下に伸びる横方向拡散は０．７〜０．
８μｍもある場合があり、ダート電極１５Ｐとソース・
ドレイン１６．との寄生容量の増大を招いて特性を悪化
させる。
６Ｐに注入されたボロンは拡散係数が大きいため、前記
ソース・ドレイン１６．形成後の熱処理工程において、
図における深さ方向はかりでなく横方向にも拡散し、ダ
ート酸化膜１４Ｐ６一 下にソース・ドレイン１６Ｐが太きく伸びる。特に、ダ
ート酸化膜１４Ｐ下に伸びる横方向拡散は０．７〜０．
８μｍもある場合があり、ダート電極１５Ｐとソース・
ドレイン１６．との寄生容量の増大を招いて特性を悪化
させる。
この発明は上記のような点に鑑みなされたもので、Ｎチ
ャネルトランジスタにおけるホットエレクトロンによる
閾値の変動と、Ｐチャネルトランジスタにおけるダート
絶縁膜を挟みゲートを極下に伸びるソース・ドレインの
横方向拡散による特性の劣化とを防止できる半導体装置
およびその製造方法を提供しようとするものである。
ャネルトランジスタにおけるホットエレクトロンによる
閾値の変動と、Ｐチャネルトランジスタにおけるダート
絶縁膜を挟みゲートを極下に伸びるソース・ドレインの
横方向拡散による特性の劣化とを防止できる半導体装置
およびその製造方法を提供しようとするものである。
すなわちこの発明に係る半導体装置およびその製造方法
では、半導体基板におけるＰチャネルトランジスタおよ
びＮチャネルトランジスタの形成予定部にダート絶縁膜
を挟んでｒ−ト電極を形成した後、まずＮチャネルトラ
ンジスタのゲート電極をマスクとして低濃度のリンをイ
オン注入し、第１のソース・ドレイン領域を形成する。
では、半導体基板におけるＰチャネルトランジスタおよ
びＮチャネルトランジスタの形成予定部にダート絶縁膜
を挟んでｒ−ト電極を形成した後、まずＮチャネルトラ
ンジスタのゲート電極をマスクとして低濃度のリンをイ
オン注入し、第１のソース・ドレイン領域を形成する。
その後、ＰチャネルおよびＮチャネルトランジスタのダ
ート電極の外周側面に側壁酸化膜を形成し、この側壁酸
化膜とダート電極とをマスクの一部とした高濃度のヒ素
のイオン注入により第２のソース・ドレイン領域を形成
する。そして、この後、Ｐチャネルトランジスタ側のダ
ート電極およびその側壁酸化膜をマスクとしてゾロンを
Ｐチャネルトランジスタ形成予定部にイオン注入しＰチ
ャネルトランジスタのソース・ドレインを形成する。次
に、適宜注入不純物の活性化および拡散を行い、配線層
の形成等を行って製造する。
ート電極の外周側面に側壁酸化膜を形成し、この側壁酸
化膜とダート電極とをマスクの一部とした高濃度のヒ素
のイオン注入により第２のソース・ドレイン領域を形成
する。そして、この後、Ｐチャネルトランジスタ側のダ
ート電極およびその側壁酸化膜をマスクとしてゾロンを
Ｐチャネルトランジスタ形成予定部にイオン注入しＰチ
ャネルトランジスタのソース・ドレインを形成する。次
に、適宜注入不純物の活性化および拡散を行い、配線層
の形成等を行って製造する。
以下図面を参照ｌ、７てこの発明の一実施例につき説明
する。第２図（、）において、Ｎ型（１００）シリコン
基板１１にＰ型ウェル１２を形成し、との基板１１上に
素子分離絶縁膜１３を選択形成する。そして、このウェ
ハ上にダート絶縁膜と例えばポリシリコン等の電極材と
を積層被着し、同時に写真蝕刻してデート絶縁膜１４Ｆ
、１４Ｎとこのダート絶縁膜１４Ｐ、１４Ｎ上のダート
電極１５Ｐ、１５Ｎとを形成する。
する。第２図（、）において、Ｎ型（１００）シリコン
基板１１にＰ型ウェル１２を形成し、との基板１１上に
素子分離絶縁膜１３を選択形成する。そして、このウェ
ハ上にダート絶縁膜と例えばポリシリコン等の電極材と
を積層被着し、同時に写真蝕刻してデート絶縁膜１４Ｆ
、１４Ｎとこのダート絶縁膜１４Ｐ、１４Ｎ上のダート
電極１５Ｐ、１５Ｎとを形成する。
この後、Ｐチャネルトランジスタ側に図示しないレジス
トを塗布し、ｒ−ト電極１５ＮをマスクとしてＮチャネ
ルトランジスタ側にリンを選択イオン注入し、第２図（
ｂ）に示すように１０ 〜１０口 の低濃度ソース・
ドレイン２ｏを第１のソース・ドレイン領域として形成
する。続いて上記レノストを除去した後ウェハ上面に２
０００〜５０００Ｘの膜厚のシリコン酸化膜２１をＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によって堆積させる。ここで、このＣＶＤ
法によるシリコン酸化膜２１は、被着すべき面の方向に
拘ず略一定の膜厚で被着するため、段差部においてはウ
ェーハ面の垂直方向の膜厚が坤いものとなる。
トを塗布し、ｒ−ト電極１５ＮをマスクとしてＮチャネ
ルトランジスタ側にリンを選択イオン注入し、第２図（
ｂ）に示すように１０ 〜１０口 の低濃度ソース・
ドレイン２ｏを第１のソース・ドレイン領域として形成
する。続いて上記レノストを除去した後ウェハ上面に２
０００〜５０００Ｘの膜厚のシリコン酸化膜２１をＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によって堆積させる。ここで、このＣＶＤ
法によるシリコン酸化膜２１は、被着すべき面の方向に
拘ず略一定の膜厚で被着するため、段差部においてはウ
ェーハ面の垂直方向の膜厚が坤いものとなる。
次に、このＣＶＤ法によるシリコンば化膜２１をＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）法
等の異方性−９＝ エツチングによりエツチングを行う。このとき、上述し
たようにダート電極１５Ｐ１１５Ｎの端面の段差部に被
着するシリコン酸化膜２１は厚いため、第２図（ｃ）の
２１′で示すようにダート電極１５ｐ ｐ １５ｗの側
壁に酸化膜が残る。尚、図では素子分離膜１３側に残っ
た側壁酸化膜は特に示していない。
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）法
等の異方性−９＝ エツチングによりエツチングを行う。このとき、上述し
たようにダート電極１５Ｐ１１５Ｎの端面の段差部に被
着するシリコン酸化膜２１は厚いため、第２図（ｃ）の
２１′で示すようにダート電極１５ｐ ｐ １５ｗの側
壁に酸化膜が残る。尚、図では素子分離膜１３側に残っ
た側壁酸化膜は特に示していない。
続いて、ウェハ上にレジスト膜２２を被着し、Ｎチャネ
ルトランジスタ側が露出するようにウェハ上にレジスト
膜２２を選択的にエツチングし、このレジスト膜２２と
上記ダート電極１５ＮをマスクとＬ２てヒ素を３×１０
１５ｆｆｉ−２の濃度でイオン注入し、第２のソース・
ドレイン領域として高濃度ソース・ドレイン２３Ｎを形
成する。
ルトランジスタ側が露出するようにウェハ上にレジスト
膜２２を選択的にエツチングし、このレジスト膜２２と
上記ダート電極１５ＮをマスクとＬ２てヒ素を３×１０
１５ｆｆｉ−２の濃度でイオン注入し、第２のソース・
ドレイン領域として高濃度ソース・ドレイン２３Ｎを形
成する。
次いで、このレジスト膜２２を除去した後、Ｐ型ウェル
１２を７オトレジストで覆いゾロンを３Ｘ１０ｔｔＩＩ
の濃度でイオンを注入する。ここで、このイオン注
入は、Ｎチャネルトランジスタの場合と同様に段差部に
側壁酸化膜２１′が残っているため、この側壁酸化膜２
１′をマスク１０− として行なわれる。そして、第２図（ｄ）に示すように
Ｐチャネルトランジスタのソース・ドレイン２３Ｐを形
成する。
１２を７オトレジストで覆いゾロンを３Ｘ１０ｔｔＩＩ
の濃度でイオンを注入する。ここで、このイオン注
入は、Ｎチャネルトランジスタの場合と同様に段差部に
側壁酸化膜２１′が残っているため、この側壁酸化膜２
１′をマスク１０− として行なわれる。そして、第２図（ｄ）に示すように
Ｐチャネルトランジスタのソース・ドレイン２３Ｐを形
成する。
この後、７００〜１０００℃の熱処理に書って、注入不
純物の活性化と拡散を行ない、コンタクトホールの開口
、配線層１７の形成等を行う。
純物の活性化と拡散を行ない、コンタクトホールの開口
、配線層１７の形成等を行う。
このようにして形成したＣＭＯＳインバータのＮチャネ
ルトランジスタでは、高濃度ソース・ドレイン２３Ｎと
ダート絶縁膜１４Ｎとの間に低濃度ソース・ドレイン２
０が形成される。この低濃度ソース・ドレイン２０の存
在によシトレインに電圧を印加したときにドレイン近傍
に発生する電界を分散させることができ、インノ４クト
ア□イオナイゼイションを抑制できる。
ルトランジスタでは、高濃度ソース・ドレイン２３Ｎと
ダート絶縁膜１４Ｎとの間に低濃度ソース・ドレイン２
０が形成される。この低濃度ソース・ドレイン２０の存
在によシトレインに電圧を印加したときにドレイン近傍
に発生する電界を分散させることができ、インノ４クト
ア□イオナイゼイションを抑制できる。
また、Ｐチャネルトランジスタにおいては、拡散係数の
大きなボロンの横方向拡散を予め見込んでダート電極１
５Ｐの側面に側壁酸化膜２１′を形成しておき、この酸
化膜をマスクとしてボロンをイオン注入するため、ダー
ト酸化膜１４ｐを挟んでダート電極１５Ｐ下洗伸びるソ
ース・ドレイン領域を容易に０．２μｍ以下にでき、寄
生容量を低減させることができる。
大きなボロンの横方向拡散を予め見込んでダート電極１
５Ｐの側面に側壁酸化膜２１′を形成しておき、この酸
化膜をマスクとしてボロンをイオン注入するため、ダー
ト酸化膜１４ｐを挟んでダート電極１５Ｐ下洗伸びるソ
ース・ドレイン領域を容易に０．２μｍ以下にでき、寄
生容量を低減させることができる。
以上のようにこの発明によれば、ＣＭＯ８集積回路にお
けるＮチャネルトランジスタのホットエレクトロンによ
る閾値の変動と、Ｐチャネルトランジスタのｒ−ト電極
下に伸びるソース・ドレインの横方向拡散による特性の
劣化とが抑制された半導体装置およびその製造方法を提
供できる。
けるＮチャネルトランジスタのホットエレクトロンによ
る閾値の変動と、Ｐチャネルトランジスタのｒ−ト電極
下に伸びるソース・ドレインの横方向拡散による特性の
劣化とが抑制された半導体装置およびその製造方法を提
供できる。
第１図は従来の相補型半導体装鮒を説明する断面図、第
２図Ｍはこの発明の一実施例に係る半導体装置を製造方
法と共に説明する断面図である。 １１・・・Ｎ型（ｉｏｏ）シリコン基板、１２・・・Ｐ
ウェル、１４Ｎ、 １４ｐ・・・ダート酸化膜、１５Ｎ
。 １５、・・・ダート電極、１７・・・配線層、２０・・
・低濃度ソース・ドレイン（第１のソース・ドレイン領
域）、２１・・、シリコン酸化膜、２１′・・・側壁酸
（１１，２，９Ｎ・・・高濃度ソース・ドレイン（第２
のソース・ドレイン領域）、２３．、ツース・ドレイン
Ｏ 出願人代理人 弁理士 鈴 江 武 彦１３−
２図Ｍはこの発明の一実施例に係る半導体装置を製造方
法と共に説明する断面図である。 １１・・・Ｎ型（ｉｏｏ）シリコン基板、１２・・・Ｐ
ウェル、１４Ｎ、 １４ｐ・・・ダート酸化膜、１５Ｎ
。 １５、・・・ダート電極、１７・・・配線層、２０・・
・低濃度ソース・ドレイン（第１のソース・ドレイン領
域）、２１・・、シリコン酸化膜、２１′・・・側壁酸
（１１，２，９Ｎ・・・高濃度ソース・ドレイン（第２
のソース・ドレイン領域）、２３．、ツース・ドレイン
Ｏ 出願人代理人 弁理士 鈴 江 武 彦１３−
Claims (7)
- （１）半導体基板上に形成されたｆ−）電極と上記基板
に形成されたソース・ドレインとを有するＮチャネルト
ランジスタおよびＰチャネルトランジスタからなる相補
型半導体装置において、Ｎチャネルトランジスタのソー
ス・ドレインはそのデート電極をマスクとして形成され
た低不純物濃度を有する第１のソース・ドレイン領域と
、ダート電極側面から離間して設けられ上記第１のソー
ス・ドレイン領域に重ねて形成された高不純物濃度を有
する第２のソース・ドレイン領域とから成ることを特徴
とする半導体装置。 - （２）上記第１のソース・ドレイン領域の不純物濃度は
１０ 〜１０ ｃｍ であることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （３） 上記Ｐチャネルトランジスタのソース・ドレ
インはダート電極下に伸びる横方向拡散部が０．２μｍ
以下であることを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置。 - （４） 上記Ｐチャネルトランジスタのソース・ドレ
インは横方向拡散部がダート電極下に達しないことを特
徴とする特許請求の範囲第１項または第２項記載の半導
体装置。 - （５） 上記Ｎチャネルトランジスタの第１のソース
・ドレイン領域はリンを、上記Ｎチャネルトランジスタ
の第２のソース・ドレイン領域はヒ素を、上記Ｐチャネ
ルトランジスタのソース・ドレインは？ロンをそれぞれ
主成分とする不純物を含むことを特徴とする特許請求の
範囲第１項乃至第４項いずれかの記載の半導体装置。 - （６） ウェル領域の形成された半導体基板のＮチャ
ネルトランジスタおよびＰチャネルトランジスタ形成予
定部上に下層から順にダート絶縁膜およびダート電極を
積層形成する工程と、上ＩピＮチャネルトランジスタの
ダート實、極をマスクとした低濃度の不純物のイオン注
入によシ第１のソース・ドレイン領域を形成する工程と
、この半導体基板全面にシリコン酸化膜を堆積する工程
と、ダート電極周囲にこのシリコン酸化膜が残るように
このシリコン酸化膜を異方性エツチングしダート電極周
囲に側壁酸化膜を形成する工程と、Ｎチャネルトランジ
スタのダート電極およびその側壁酸化膜をマスクの一部
とした選択イオン注入により高濃度不純物をイオン注入
し上記側壁酸化膜下には第１のソース・ドレイン領域が
残されるようにこの第１のソース・ドレイン領域に重ね
て第２のソース・ドレイン領域を形成する工程と、Ｐチ
ャネルトランジスタの４゛−ト電極およびその側壁酸化
膜をマスクとして不純物をイオン注入しＰチャネルトラ
ンジスタのソース・ドレインを形成する工程と、注入不
純物の活性化熱処理工程とを具備することを特徴とする
半導体装置の製造方法。 - （７） 上記Ｎチャネルトランジスタの第１のソース
・ドレイン領域はリンを用いてイオン注入し不純物濃度
が約１０１７〜１０ ” ｔｍ−３となるように、上記
Ｎチャネルトランジスタの第２のソース・ドレイン領域
はヒ素を用いてイオン注入し不純物濃度が約１０１９〜
１０” ｃｍ−３となるように、上記Ｐチャネルトラン
ジスタのソース・ドレインはボロンをイオン注入してそ
れぞれ拡散形成することを特徴とする特許請求の範囲第
６項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972759A true JPS5972759A (ja) | 1984-04-24 |
| JPH05865B2 JPH05865B2 (ja) | 1993-01-06 |
Family
ID=16151331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184324A Granted JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972759A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
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|---|---|
| JPH05865B2 (ja) | 1993-01-06 |
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