JPH0393264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0393264A JPH0393264A JP1229952A JP22995289A JPH0393264A JP H0393264 A JPH0393264 A JP H0393264A JP 1229952 A JP1229952 A JP 1229952A JP 22995289 A JP22995289 A JP 22995289A JP H0393264 A JPH0393264 A JP H0393264A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体基板にウェルを形成し、このウェルの
主表面にトランジスタを形成する半導体装置の製造方法
に関するものであり、特に製造のために必要な製造工程
及び製造時間を減少することができるように改良された
半導体装置の製造方法に関するものである． 〔従来の技術〕 半導体基板にウェルを形成し、このウェルの主表面にト
ランジスタを形成した半導体装置の代表例は相補型ＭＯ
Ｓ｝ランジスタ（以下、ＣＭＯ Ｓトランジスタという
）である，ＣＭＯＳ｝ランジスタはｎチャネルＭＯＳ｝
ランジスタとｐチャネルＭＯＳ｝ランジスタが混在して
いるのが特徴である，ＣＭＯＳ｝ランジスタの利点は電
源端子間に流れる直流電流が非常に小さいため、消費電
力が極めて少ないことにある，ＣＭＯＳ構造はその構造
上、電源端子に過大な電流が流れて素子を破壊するラフ
チアップ現象があるｂ｛、これに対する耐性を向上させ
る目的でウェル底部の濃度が高くなったいわゆるレトロ
グレードウェルが利用されている．レトログレードウェ
ルは高エネルギーイオン注入法によって形成されること
が多く、自己整合的にウェルを形成することが可能であ
る．第３図（萄〜（Ｃ）は本件発明者の先順に係る特願
平１−１２６８７２号に記載した、ＣＭＯＳ構造の半導
体装置の製造方法を示すものであり、以下、自己整合的
にウェルを形成する方法を追って説明する．同図（ａ）
はｐ型シリコン基板ｌに．素子分離のために通常のＬＯ
ＣＯＳ法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ
ｌｉｃｏｎ法；下敷酸化膜上に窒化膜をパターニングし
、これをマスクとして基板を酸化する方法）によってフ
ィールド酸化膜２を形成し、後の工程でトランジスタ等
の素子を形成する活性領域を定義し、活性領域上に下敷
酸化膜３を有する構造の断面図である．このようなフィ
ールド工程終了後、同図（ｂ）に示すようにレトログレ
ードｎウェル５を形成すべく、レジスト４をパターニン
グする．その後、リン（Ｐ゛）注入を高エネルギーで複
数回にわたってエネルギーと注入量を変えて行ないレト
ログレードｎウェル５を形成する．このとき、表面より
〜ｌ０００人程度の浅い領域のウェル不純？Ｉ濃度を上
げないように低エネルギーの注入はしないようにする．
次に同図（Ｃ）に示すように、同図中）に示したレジス
ト４を除去した後、レトログレードｐウェルを形成すべ
く、基板全面にボロン（Ｂ゛）をエネルギーと注入量を
変えて複数回注入する．この場合においても上述と同様
に、表面近傍のウェル不純物濃度を上げないように低エ
ネルギーの注入は行わないようにする．ここで、同図（
ロ）のｎウェルは同図（Ｃ）で反対の導電型を与える不
純物注入によって適正な濃度になる．〔発明が解決しよ
うとする課題〕 このようなレトログレードウェルを有する従来のＣＭＯ
Ｓ｝ランジスタでは、ラッチアップ耐性はある程度改善
されるが、埋込み層がなかったため、ラッチアップ耐性
には限度があり、ソフトエラー等が生じやすいという問
題点カ｛あった．またこのような問題点に鑑みて、埋込
み層を設けるためには、第４図（６）〜（イ）の製造工
程に示すように第３図（ａ）〜（Ｃ）の工程に至るまで
に予め、同図（ａ）に示すようにｐ型シリコン基板ｌ内
のｎウェル形ａ６ｍ域に、ボロンを注入して埋込み層８
を形成しておかねばならず、製造に２回の写真製版工程
が必要となり、製造工程が長く複雑になるとともにマス
クずれが生じてしまうという問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、自己整合的に形成したウェル直下に埋込み層
を有するラッチアップ耐性の高い構造の半導体装置を簡
単な工程で形成できる半導体装置の製造方法を得ること
を目的とする．〔課題を解決するための手段〕 この発明に係る半導体装置の製造方法は、フィールド工
程終了後、レジストをマスクとする第１導電型の不純物
注入により第１導電型のレトログレードウェルを自己整
合的に不純物濃度の補償で形成し、その後基板全面に第
２導電型の不純物注入により第２導電型のレトログレー
ドウェルを形成すると同時に第ｌ導電型のレトログレー
ドウェル直下に高濃度の第２導電型の埋込み層を形成す
るようにしたものである． 〔作用〕 この発明においては、第１導電型ウェルを自己整合的に
不純物濃度の補償で形成した後、基板全面にイオン注入
して第２導電型ウェルを形成すると同時に第ｌ導電型ウ
ェル底部に隣接して第２導電型の高濃度埋込み層を形成
するようにしたので、ラフチアップ耐性の向上を図るこ
とができる高濃度埋込み層を有する半導体装置を１回の
写真製版工程で形成できる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第１図（ａ）〜（Ｃ）は本発明の一実施例による半導体
装置の製造方法の各主要工程の断面構造を示しており、
図において、ｌはｐ型半導体基板、２は基板ｌ上に形成
したフィールド酸化膜、３は素子形成領域の表面に形成
した酸化膜、４はレジスト、５はレトログレードｎウェ
ル、５゜はチャネル領域、６はレトログレードｎウェル
５の底部に隣接して形成した高濃度のｐ型埋込み層、７
はレトログレードｐウェル、７゛はチャネル領域である
．次に製造方法について説明する． まず、第１図（ａ）に示すように、ｐ型シリコン基板１
に通常のＬＯＣＯＳ法によってフィールド酸化膜２を形
成し、後工程でトランジスタ等の素子を形成する領域を
定義する．ここで、素子形ｔｃ８！域上には下敷酸化膜
３が残っている． 次に同図（ｂ）に示すように、レトログレードｎウェル
形成用の通常のレジストよりも厚い膜厚（例えば、２μ
ｍ〜５μｍ）を有するレジスト４をパターニングし、こ
れをマスクとしてｎ型の不純物イオンであるリンイオン
（Ｐ゛）の注入を複数回に分けてエネルギーと注入量を
変えて注入する．ここで、例えば３回に分けて注入を行
なう場合には、まず、Ｐ”を３ ０ ０Ｋ ｅＶ＝１．
５Ｍ ｅＶ， ５ Ｘ１ ０ ” 〜５ Ｘ １
０ ”ｃ ｍ−”で注入し、続いてＰ９を１ ０ ０
Ｋ ｅＶ〜６ ０ ０Ｋ ｅＶ． ５Ｘ Ｉ Ｑｌｌ〜
５ｘ １０ ”ｃ ｍ−”で注入して素子分離フィール
ド下の基板の不純物濃度を上げるとともに素子形成領域
下にレトログレードｎウェル５を形成し、次に３回目の
注入としてＰ゛を５ ０Ｋ ｅＶ〜２ ０ ０Ｋ ｅＶ
， ５Ｘ １ ０”〜Ｉ Ｘ １ ０”ｃｍ−”で注
入して素子形成領域の基板表面近傍にしきい値電圧調整
のためのチャネル領域５゜を形成する．なお、３回目の
注入の際には必要に応じて．さらにＢ０を１０ＫｅＶ〜
５ ０Ｋ ｅＶ， ５Ｘ Ｉ Ｏ”〜ｉ Ｘ １ ０
”ｃｍ一冨の条件で注入するようにしてもよい．なお、
レトログレードｎウェル５形成のための注入においては
、基板表面より〜１０００人程度の浅い領域ではウェル
不純物濃度が上がらないようにするため、低いエネルギ
ー領域での注入は行わないようにしている．また、この
工程においては、全体として本来の目的の濃度の倍の濃
度の不純物イオンを注入するようにする． 次に同図（Ｃ）に示すように、同図（ロ）に示したレジ
スト４を除去した後、基板全面にボロンイオン（Ｂ゜の
注入をエネルギーと注入量を変えて複数回注入する．例
えば、３回に分けてイオン注入を行なう場合の条件の一
例を示すと、まず、１回目の注入としてＢ０を３００Ｋ
ｅＶ〜ＩＭｅＶ．５Ｘ１０１ｔ〜５×１０１３ｃｍ−ｔ
で注入し、続いてＢ０を１００ＫｅＶ〜３００ＫｅＶ，
５Ｘ１０ＩＩ〜５Ｘ１０”ｃ ｍ−”で同図（ロ）のウ
ェル５深さよりも深いところまで注入を行い、深いレト
ログレードｐウェル７を形成するとともにレトログレー
ドｎウェル５の直下に高濃度のｐ型埋込み層６を形成す
る．続いて３回目の注入としてＢ０を１ ０Ｋ ｅＶ〜
５ ０Ｋ ｅＶ，５Ｘ１０” 〜ＩＸＩＯ口ｃ ｍ−”
で注入し、基板表面近傍にしきい値電圧調整のためのチ
ャネル領域７゛を形成する．ここで、同図（ロ）のｎウ
ェル５は同図（Ｃ）で反対の導電型を与える不純物注入
によって適正な濃度となる．このような本工程において
も上述と同様に、レトログレードｐウェル７形成に際し
ては表面近傍のウェル不純物濃度を上げないように低エ
ネルギーでの注入は行わないようにする． なお、本製造方法ではそれぞれのイオン注入をエネルギ
ーと注入量を変えて複数回に分けて行っているが、これ
は上記と同様の不純物濃度分布が得られるのであれば複
数回に分けなくてもよく、注入量を一定とし連続的に注
入エネルギーを減少させる等の方法により１回の注入に
より行うようにしてもよい． また、第２図（ａ）は第１図（ロ）の工程終了後の最終
的な目的値より濃い濃度で作られたレトログレードｎウ
ェル５の不純物プロファイルである．また第２図（ロ）
は第１図（Ｃ）の工程終了後のレトログレードｐウェル
７で、第２図（ａ）より深いところまでｐウェルが形成
されている．さらに第２図（Ｃ）は第１図（Ｃ）の工程
終了後のレトログレードｎウェル５で、同工程前のプロ
ファイルである第２図（ａ）に比べて濃度が低くなり、
目的値になっている．またウェル５底部に接して埋込み
ｐ層６ができているのがわかる． このような本実施例では、自己整合的にレトログレード
ウェル５，７の形成を行なうと同時に自己整合的に埋込
み層６を形成するようにしたので、埋込み層６を有する
ＣＭＯＳトランジスタを１回の写真製版のみで形成する
ことができ、製造工程の短縮化を図ることができる． 〔発明の効果〕 以上のように、この発明によれば、レトログレードウェ
ルとウェルに隣接する埋込み層を自己整合的に形成する
ようにしたので、レトログレードウェルによるラッチア
ップ抑制効果に加えて、さらにウェルに隣接して設けた
埋込み層によりラッチアップの抑制効果を高めることが
でき、ソフトエラー耐性の向上を図ることができる半導
体装置を極めて少ない工程数で形成することができると
ともに製造時間も大幅に短縮できる効果がある．
主表面にトランジスタを形成する半導体装置の製造方法
に関するものであり、特に製造のために必要な製造工程
及び製造時間を減少することができるように改良された
半導体装置の製造方法に関するものである． 〔従来の技術〕 半導体基板にウェルを形成し、このウェルの主表面にト
ランジスタを形成した半導体装置の代表例は相補型ＭＯ
Ｓ｝ランジスタ（以下、ＣＭＯ Ｓトランジスタという
）である，ＣＭＯＳ｝ランジスタはｎチャネルＭＯＳ｝
ランジスタとｐチャネルＭＯＳ｝ランジスタが混在して
いるのが特徴である，ＣＭＯＳ｝ランジスタの利点は電
源端子間に流れる直流電流が非常に小さいため、消費電
力が極めて少ないことにある，ＣＭＯＳ構造はその構造
上、電源端子に過大な電流が流れて素子を破壊するラフ
チアップ現象があるｂ｛、これに対する耐性を向上させ
る目的でウェル底部の濃度が高くなったいわゆるレトロ
グレードウェルが利用されている．レトログレードウェ
ルは高エネルギーイオン注入法によって形成されること
が多く、自己整合的にウェルを形成することが可能であ
る．第３図（萄〜（Ｃ）は本件発明者の先順に係る特願
平１−１２６８７２号に記載した、ＣＭＯＳ構造の半導
体装置の製造方法を示すものであり、以下、自己整合的
にウェルを形成する方法を追って説明する．同図（ａ）
はｐ型シリコン基板ｌに．素子分離のために通常のＬＯ
ＣＯＳ法（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉ
ｌｉｃｏｎ法；下敷酸化膜上に窒化膜をパターニングし
、これをマスクとして基板を酸化する方法）によってフ
ィールド酸化膜２を形成し、後の工程でトランジスタ等
の素子を形成する活性領域を定義し、活性領域上に下敷
酸化膜３を有する構造の断面図である．このようなフィ
ールド工程終了後、同図（ｂ）に示すようにレトログレ
ードｎウェル５を形成すべく、レジスト４をパターニン
グする．その後、リン（Ｐ゛）注入を高エネルギーで複
数回にわたってエネルギーと注入量を変えて行ないレト
ログレードｎウェル５を形成する．このとき、表面より
〜ｌ０００人程度の浅い領域のウェル不純？Ｉ濃度を上
げないように低エネルギーの注入はしないようにする．
次に同図（Ｃ）に示すように、同図中）に示したレジス
ト４を除去した後、レトログレードｐウェルを形成すべ
く、基板全面にボロン（Ｂ゛）をエネルギーと注入量を
変えて複数回注入する．この場合においても上述と同様
に、表面近傍のウェル不純物濃度を上げないように低エ
ネルギーの注入は行わないようにする．ここで、同図（
ロ）のｎウェルは同図（Ｃ）で反対の導電型を与える不
純物注入によって適正な濃度になる．〔発明が解決しよ
うとする課題〕 このようなレトログレードウェルを有する従来のＣＭＯ
Ｓ｝ランジスタでは、ラッチアップ耐性はある程度改善
されるが、埋込み層がなかったため、ラッチアップ耐性
には限度があり、ソフトエラー等が生じやすいという問
題点カ｛あった．またこのような問題点に鑑みて、埋込
み層を設けるためには、第４図（６）〜（イ）の製造工
程に示すように第３図（ａ）〜（Ｃ）の工程に至るまで
に予め、同図（ａ）に示すようにｐ型シリコン基板ｌ内
のｎウェル形ａ６ｍ域に、ボロンを注入して埋込み層８
を形成しておかねばならず、製造に２回の写真製版工程
が必要となり、製造工程が長く複雑になるとともにマス
クずれが生じてしまうという問題点があった． この発明は上記のような問題点を解消するためになされ
たもので、自己整合的に形成したウェル直下に埋込み層
を有するラッチアップ耐性の高い構造の半導体装置を簡
単な工程で形成できる半導体装置の製造方法を得ること
を目的とする．〔課題を解決するための手段〕 この発明に係る半導体装置の製造方法は、フィールド工
程終了後、レジストをマスクとする第１導電型の不純物
注入により第１導電型のレトログレードウェルを自己整
合的に不純物濃度の補償で形成し、その後基板全面に第
２導電型の不純物注入により第２導電型のレトログレー
ドウェルを形成すると同時に第ｌ導電型のレトログレー
ドウェル直下に高濃度の第２導電型の埋込み層を形成す
るようにしたものである． 〔作用〕 この発明においては、第１導電型ウェルを自己整合的に
不純物濃度の補償で形成した後、基板全面にイオン注入
して第２導電型ウェルを形成すると同時に第ｌ導電型ウ
ェル底部に隣接して第２導電型の高濃度埋込み層を形成
するようにしたので、ラフチアップ耐性の向上を図るこ
とができる高濃度埋込み層を有する半導体装置を１回の
写真製版工程で形成できる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第１図（ａ）〜（Ｃ）は本発明の一実施例による半導体
装置の製造方法の各主要工程の断面構造を示しており、
図において、ｌはｐ型半導体基板、２は基板ｌ上に形成
したフィールド酸化膜、３は素子形成領域の表面に形成
した酸化膜、４はレジスト、５はレトログレードｎウェ
ル、５゜はチャネル領域、６はレトログレードｎウェル
５の底部に隣接して形成した高濃度のｐ型埋込み層、７
はレトログレードｐウェル、７゛はチャネル領域である
．次に製造方法について説明する． まず、第１図（ａ）に示すように、ｐ型シリコン基板１
に通常のＬＯＣＯＳ法によってフィールド酸化膜２を形
成し、後工程でトランジスタ等の素子を形成する領域を
定義する．ここで、素子形ｔｃ８！域上には下敷酸化膜
３が残っている． 次に同図（ｂ）に示すように、レトログレードｎウェル
形成用の通常のレジストよりも厚い膜厚（例えば、２μ
ｍ〜５μｍ）を有するレジスト４をパターニングし、こ
れをマスクとしてｎ型の不純物イオンであるリンイオン
（Ｐ゛）の注入を複数回に分けてエネルギーと注入量を
変えて注入する．ここで、例えば３回に分けて注入を行
なう場合には、まず、Ｐ”を３ ０ ０Ｋ ｅＶ＝１．
５Ｍ ｅＶ， ５ Ｘ１ ０ ” 〜５ Ｘ １
０ ”ｃ ｍ−”で注入し、続いてＰ９を１ ０ ０
Ｋ ｅＶ〜６ ０ ０Ｋ ｅＶ． ５Ｘ Ｉ Ｑｌｌ〜
５ｘ １０ ”ｃ ｍ−”で注入して素子分離フィール
ド下の基板の不純物濃度を上げるとともに素子形成領域
下にレトログレードｎウェル５を形成し、次に３回目の
注入としてＰ゛を５ ０Ｋ ｅＶ〜２ ０ ０Ｋ ｅＶ
， ５Ｘ １ ０”〜Ｉ Ｘ １ ０”ｃｍ−”で注
入して素子形成領域の基板表面近傍にしきい値電圧調整
のためのチャネル領域５゜を形成する．なお、３回目の
注入の際には必要に応じて．さらにＢ０を１０ＫｅＶ〜
５ ０Ｋ ｅＶ， ５Ｘ Ｉ Ｏ”〜ｉ Ｘ １ ０
”ｃｍ一冨の条件で注入するようにしてもよい．なお、
レトログレードｎウェル５形成のための注入においては
、基板表面より〜１０００人程度の浅い領域ではウェル
不純物濃度が上がらないようにするため、低いエネルギ
ー領域での注入は行わないようにしている．また、この
工程においては、全体として本来の目的の濃度の倍の濃
度の不純物イオンを注入するようにする． 次に同図（Ｃ）に示すように、同図（ロ）に示したレジ
スト４を除去した後、基板全面にボロンイオン（Ｂ゜の
注入をエネルギーと注入量を変えて複数回注入する．例
えば、３回に分けてイオン注入を行なう場合の条件の一
例を示すと、まず、１回目の注入としてＢ０を３００Ｋ
ｅＶ〜ＩＭｅＶ．５Ｘ１０１ｔ〜５×１０１３ｃｍ−ｔ
で注入し、続いてＢ０を１００ＫｅＶ〜３００ＫｅＶ，
５Ｘ１０ＩＩ〜５Ｘ１０”ｃ ｍ−”で同図（ロ）のウ
ェル５深さよりも深いところまで注入を行い、深いレト
ログレードｐウェル７を形成するとともにレトログレー
ドｎウェル５の直下に高濃度のｐ型埋込み層６を形成す
る．続いて３回目の注入としてＢ０を１ ０Ｋ ｅＶ〜
５ ０Ｋ ｅＶ，５Ｘ１０” 〜ＩＸＩＯ口ｃ ｍ−”
で注入し、基板表面近傍にしきい値電圧調整のためのチ
ャネル領域７゛を形成する．ここで、同図（ロ）のｎウ
ェル５は同図（Ｃ）で反対の導電型を与える不純物注入
によって適正な濃度となる．このような本工程において
も上述と同様に、レトログレードｐウェル７形成に際し
ては表面近傍のウェル不純物濃度を上げないように低エ
ネルギーでの注入は行わないようにする． なお、本製造方法ではそれぞれのイオン注入をエネルギ
ーと注入量を変えて複数回に分けて行っているが、これ
は上記と同様の不純物濃度分布が得られるのであれば複
数回に分けなくてもよく、注入量を一定とし連続的に注
入エネルギーを減少させる等の方法により１回の注入に
より行うようにしてもよい． また、第２図（ａ）は第１図（ロ）の工程終了後の最終
的な目的値より濃い濃度で作られたレトログレードｎウ
ェル５の不純物プロファイルである．また第２図（ロ）
は第１図（Ｃ）の工程終了後のレトログレードｐウェル
７で、第２図（ａ）より深いところまでｐウェルが形成
されている．さらに第２図（Ｃ）は第１図（Ｃ）の工程
終了後のレトログレードｎウェル５で、同工程前のプロ
ファイルである第２図（ａ）に比べて濃度が低くなり、
目的値になっている．またウェル５底部に接して埋込み
ｐ層６ができているのがわかる． このような本実施例では、自己整合的にレトログレード
ウェル５，７の形成を行なうと同時に自己整合的に埋込
み層６を形成するようにしたので、埋込み層６を有する
ＣＭＯＳトランジスタを１回の写真製版のみで形成する
ことができ、製造工程の短縮化を図ることができる． 〔発明の効果〕 以上のように、この発明によれば、レトログレードウェ
ルとウェルに隣接する埋込み層を自己整合的に形成する
ようにしたので、レトログレードウェルによるラッチア
ップ抑制効果に加えて、さらにウェルに隣接して設けた
埋込み層によりラッチアップの抑制効果を高めることが
でき、ソフトエラー耐性の向上を図ることができる半導
体装置を極めて少ない工程数で形成することができると
ともに製造時間も大幅に短縮できる効果がある．
第１図（ａ）〜（Ｃ）はこの発明の一実施例による半導
体装置の製造方法を示す各主要工程の断面図、第２図（
ａ）〜（Ｃ）はそれぞれ第１図の方法に従った時のウェ
ルの不純物プロファイルを示す図、第３図（ａ）〜（Ｃ
）は従来の半導体装置の製造方法を示す各主要構或の断
面図、第４図（ａ）〜（イ）は他の従来例による半導体
装置の製造方法を示す各主要工程の断面図である．
体装置の製造方法を示す各主要工程の断面図、第２図（
ａ）〜（Ｃ）はそれぞれ第１図の方法に従った時のウェ
ルの不純物プロファイルを示す図、第３図（ａ）〜（Ｃ
）は従来の半導体装置の製造方法を示す各主要構或の断
面図、第４図（ａ）〜（イ）は他の従来例による半導体
装置の製造方法を示す各主要工程の断面図である．
Claims (1)
- （１）半導体基板にウェルを形成する工程と、該ウェル
の主表面にトランジスタを形成する工程とを有する半導
体装置の製造方法において、 上記ウェル形成工程は、 上記半導体基板上にフィールド酸化膜を形成した後、第
１導電型のウェルを形成するためのレジストをパターニ
ングする工程と、 該レジストをマスクとして第１導電型のウェル不純物を
１回あるいは複数回イオン注入し、第１導電型のウェル
を形成する工程と、 上記レジストを除去した後、基板全面に第２導電型のウ
ェル不純物を１回あるいは複数回イオン注入し、第２導
電型のウェルを形成すると同時に、上記第１導電型のウ
ェルの底部に隣接して第２導電型の埋込み層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229952A JP2768751B2 (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229952A JP2768751B2 (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393264A true JPH0393264A (ja) | 1991-04-18 |
| JP2768751B2 JP2768751B2 (ja) | 1998-06-25 |
Family
ID=16900286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229952A Expired - Fee Related JP2768751B2 (ja) | 1989-09-05 | 1989-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768751B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| JP2001085533A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 半導体装置及びその製造方法 |
| US6251718B1 (en) | 1996-06-24 | 2001-06-26 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| KR100326805B1 (ko) * | 1994-07-18 | 2002-08-21 | 주식회사 하이닉스반도체 | 씨모스트랜지스터의제조방법 |
| JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
-
1989
- 1989-09-05 JP JP1229952A patent/JP2768751B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283200A (en) * | 1991-07-30 | 1994-02-01 | Sony Corporation | Method of fabricating complementary semiconductor device |
| KR100326805B1 (ko) * | 1994-07-18 | 2002-08-21 | 주식회사 하이닉스반도체 | 씨모스트랜지스터의제조방법 |
| US6251718B1 (en) | 1996-06-24 | 2001-06-26 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| US6312981B1 (en) | 1996-06-24 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| JP2001085533A (ja) * | 1999-09-14 | 2001-03-30 | Denso Corp | 半導体装置及びその製造方法 |
| JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768751B2 (ja) | 1998-06-25 |
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