JPS6345669A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS6345669A JPS6345669A JP18847686A JP18847686A JPS6345669A JP S6345669 A JPS6345669 A JP S6345669A JP 18847686 A JP18847686 A JP 18847686A JP 18847686 A JP18847686 A JP 18847686A JP S6345669 A JPS6345669 A JP S6345669A
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- JP
- Japan
- Prior art keywords
- processor
- shared memory
- memory
- main
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000013024 troubleshooting Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムに係り、特にマイク
ロプロセッサを用いたマルチプロセッサシステムにおい
て、相互の情報交換を相互の負担を軽減しかつ高速に行
なわしめるのをこ好適なマルチプロセッサシステムに関
する。
ロプロセッサを用いたマルチプロセッサシステムにおい
て、相互の情報交換を相互の負担を軽減しかつ高速に行
なわしめるのをこ好適なマルチプロセッサシステムに関
する。
従来、マイクロプロセッサを用いたマルチプロセッサシ
ステムにおける情報の交換方法の1つとして共有メモリ
を用いる方法がある。共有メモリを用いる方法として大
別すると第3図及び第4図に示す方法がある。第3図は
各プロセッサがローカルメモリ5とローカルIO6を持
ち、各プロセッサは、システムバス3に接続され、さら
にシステムバスに共有メモリ1を接続し、プロセッサ相
互間はこの共有メモリを用いて情報交換を行なう方式で
ある。
ステムにおける情報の交換方法の1つとして共有メモリ
を用いる方法がある。共有メモリを用いる方法として大
別すると第3図及び第4図に示す方法がある。第3図は
各プロセッサがローカルメモリ5とローカルIO6を持
ち、各プロセッサは、システムバス3に接続され、さら
にシステムバスに共有メモリ1を接続し、プロセッサ相
互間はこの共有メモリを用いて情報交換を行なう方式で
ある。
この方式は、アーキテクチャの近いプロセッサ間の接続
に適し、各プロセッサのアドレス割付は、第3図下部1
8.19に示すように各々ローカルエリア30と共有エ
リア31とに同じように割付けられる。
に適し、各プロセッサのアドレス割付は、第3図下部1
8.19に示すように各々ローカルエリア30と共有エ
リア31とに同じように割付けられる。
第4図は、共有メモリを個々のIOプロセッサ毎に持つ
方式である。この方式は各プロセッサのアーキテクチャ
にはあまり左右されない、メインプロセッサはそのアド
レス空間19上に各I10プロセッサ用の共有メモリの
アドレスを割付けており、工○プロセッサ側はそれとは
無関係に自らのメモリ空間上に個々の共有メモリを割付
けている。
方式である。この方式は各プロセッサのアーキテクチャ
にはあまり左右されない、メインプロセッサはそのアド
レス空間19上に各I10プロセッサ用の共有メモリの
アドレスを割付けており、工○プロセッサ側はそれとは
無関係に自らのメモリ空間上に個々の共有メモリを割付
けている。
第3図の例においては、各プロセッサのアーキテクチャ
が近いものである必要があると共に、ローカルメモリと
共用メモリの配分が問題となる。
が近いものである必要があると共に、ローカルメモリと
共用メモリの配分が問題となる。
マイクロプロセッサで多用されるシングルパスシステム
(例:MULTI BUS、VME BUS)(7)
ような形態をとった場合、ローカルバスに接続できるメ
モリは実装上大きくとれず、メインプロセッサの場合、
共有メモリの空間をメインプロセッサだけで用いるプロ
グラム、データ領域とすることが多い。その場合、I1
0プロセッサも共有メモリ全域をアクセスできるためI
10プロセッサはメインプロセッサとの情報交換をこの
共有メモリ領域を用いて行なえる反面、メインプロセッ
サのプログラムを破壊することもできるため、I10プ
ロセッサに誤動作、バグがあった場合、システムダウン
につながることもあり、かつトラブルシューティングが
困難となるという問題がある。
(例:MULTI BUS、VME BUS)(7)
ような形態をとった場合、ローカルバスに接続できるメ
モリは実装上大きくとれず、メインプロセッサの場合、
共有メモリの空間をメインプロセッサだけで用いるプロ
グラム、データ領域とすることが多い。その場合、I1
0プロセッサも共有メモリ全域をアクセスできるためI
10プロセッサはメインプロセッサとの情報交換をこの
共有メモリ領域を用いて行なえる反面、メインプロセッ
サのプログラムを破壊することもできるため、I10プ
ロセッサに誤動作、バグがあった場合、システムダウン
につながることもあり、かつトラブルシューティングが
困難となるという問題がある。
また第4図の例においては、上記のようなトラブルは生
じない反面、共有メモリがローカルバスされており、デ
ータ、制御情報等は、本来メインプロセッサのメモリ上
に存在する(または書き込む)べきアドレスと、共有メ
モリの間を、メインプロセッサの制御の下に移動させな
ければならない。また物理的およびアドレス空間上の制
限より共有メモリは、大きくはとれず、データ量によっ
ては数回に分けて転送しなければならない。このためメ
インプロセッサの負荷が増し、データ転送にかかる時間
、システム全体としてみた場合に、処理速度が低下する
という問題がある。
じない反面、共有メモリがローカルバスされており、デ
ータ、制御情報等は、本来メインプロセッサのメモリ上
に存在する(または書き込む)べきアドレスと、共有メ
モリの間を、メインプロセッサの制御の下に移動させな
ければならない。また物理的およびアドレス空間上の制
限より共有メモリは、大きくはとれず、データ量によっ
ては数回に分けて転送しなければならない。このためメ
インプロセッサの負荷が増し、データ転送にかかる時間
、システム全体としてみた場合に、処理速度が低下する
という問題がある。
本発明の目的は、メインプロセッサとI10プロセッサ
の相互の負担を軽減し高速に情報の交換を行なわしめ、
かつシステムの信頼性を落とすことのない、マルチプロ
セッサシステムを提供することにある。
の相互の負担を軽減し高速に情報の交換を行なわしめ、
かつシステムの信頼性を落とすことのない、マルチプロ
セッサシステムを提供することにある。
上記目的は、第4図に類似の構成をとりつつ。
物理的な、共用メモリ32を排し、メインプロセッサの
主記憶上に共用メモリのイメージを設け、かつ、メイン
プロセッサからの指示によりそのイメージを主記憶の任
意のエリアにダイナミックにロケーションすることによ
り達成される。
主記憶上に共用メモリのイメージを設け、かつ、メイン
プロセッサからの指示によりそのイメージを主記憶の任
意のエリアにダイナミックにロケーションすることによ
り達成される。
メインプロセッサは、共有メモリアクセス許可フラグに
より、I10プロセッサが不用意に主記憶をアクセスす
ることを禁止している。また共有メモリアクセス保持回
路により、共有メモリ(主記憶)のI10プロセッサか
らアクセスできる範囲を制限し、システムの信頼性を上
げるとともに、共有メモリアクセス保持回路の内容を変
更することにより、共有メモリをダイナミックに変更す
ることが出来、目的とするデータエリアを共有メモリと
して設定してしまえば、データを移動することなく、直
接I10プロセッサに目的のデータをアクセスすること
が可能となり、プロセッサの負荷低減処理速度の向上が
はかれる。
より、I10プロセッサが不用意に主記憶をアクセスす
ることを禁止している。また共有メモリアクセス保持回
路により、共有メモリ(主記憶)のI10プロセッサか
らアクセスできる範囲を制限し、システムの信頼性を上
げるとともに、共有メモリアクセス保持回路の内容を変
更することにより、共有メモリをダイナミックに変更す
ることが出来、目的とするデータエリアを共有メモリと
して設定してしまえば、データを移動することなく、直
接I10プロセッサに目的のデータをアクセスすること
が可能となり、プロセッサの負荷低減処理速度の向上が
はかれる。
以下本発明の実施例を第1図及び第2図により説明する
。第1図はハードウェアブロック図を。
。第1図はハードウェアブロック図を。
第2図は両プロセッサのアドレス空間の論理的猜成を示
す。
す。
メインプロセッサ2がI10プロセッサ4に処理(Il
oのデータ入出力等)を依頼する場合を考える。メイン
プロセッサ2はIOプロセッサ4にコマンドを与え起動
をかける。このとき同時に。
oのデータ入出力等)を依頼する場合を考える。メイン
プロセッサ2はIOプロセッサ4にコマンドを与え起動
をかける。このとき同時に。
データを人出力すべき主記憶のアドレス空間21をI1
0プロセッサに知らせると共にそのエリアを含む領域の
上位アドレスを上位アドレス保持回路9にセットし、ア
クセス許可フラグ8をONとすることにより、T10プ
ロセツサに対し共有メモリ領域が開かれたことを知らせ
る。
0プロセッサに知らせると共にそのエリアを含む領域の
上位アドレスを上位アドレス保持回路9にセットし、ア
クセス許可フラグ8をONとすることにより、T10プ
ロセツサに対し共有メモリ領域が開かれたことを知らせ
る。
アドレス保持回路9を含むT10プロセツサ起動に必要
なレジスタ等制御回路11はメインプロセッサのアドレ
ス空間の一部22に割り付けられており、メインプロセ
ッサは自己のアドレス空間22をアクセスすることによ
り上記動作がなされる。一方、T10プロセツサは起動
がかけられると共有メモリを通してデータの受授を行な
う。T10プロセツサのアドレス空間上では共有メモリ
空間23は固定の領域であり、第2図のT10プロセツ
サのアドレス24中上位アドレス27で共有メモリの領
域を指定し、下位アドレス26で共有メモリ領域内部の
アドレスを指定する。第1図で見ると上位アドレス27
はデコーダ7により共有メモリ選択信号12となり、こ
のときアクセス許可フラグの出力であるアクセス許可信
号がONとなっていればアドレス出力回路10のゲート
を開く。下位アドレス26は下位アドレス線18となっ
てアドレス出力回路に入力する。
なレジスタ等制御回路11はメインプロセッサのアドレ
ス空間の一部22に割り付けられており、メインプロセ
ッサは自己のアドレス空間22をアクセスすることによ
り上記動作がなされる。一方、T10プロセツサは起動
がかけられると共有メモリを通してデータの受授を行な
う。T10プロセツサのアドレス空間上では共有メモリ
空間23は固定の領域であり、第2図のT10プロセツ
サのアドレス24中上位アドレス27で共有メモリの領
域を指定し、下位アドレス26で共有メモリ領域内部の
アドレスを指定する。第1図で見ると上位アドレス27
はデコーダ7により共有メモリ選択信号12となり、こ
のときアクセス許可フラグの出力であるアクセス許可信
号がONとなっていればアドレス出力回路10のゲート
を開く。下位アドレス26は下位アドレス線18となっ
てアドレス出力回路に入力する。
アドレス出力回路には上位アドレス保持回路9の出力も
入力され、ここでアドレスが合成されて。
入力され、ここでアドレスが合成されて。
メインプロセッサのアドレス25(第2図)となりこの
アドレスをもって主記憶上の共有メモリ領域21を工/
○プロセッサが直接アクセスすることができる。すなわ
ちT10プロセツサは自らのアドレス空間23を通して
メインプロセッサのアドレス空間21を直接アクセスで
き、余分なデータの移動を行なわずに、効率のよい処理
ができる。
アドレスをもって主記憶上の共有メモリ領域21を工/
○プロセッサが直接アクセスすることができる。すなわ
ちT10プロセツサは自らのアドレス空間23を通して
メインプロセッサのアドレス空間21を直接アクセスで
き、余分なデータの移動を行なわずに、効率のよい処理
ができる。
本発明によれば、プロセッサ間の情報の受は渡しが、双
方のプロセッサにとって、必要最低限で済み、プロセッ
サの負荷の軽減、処理速度の向上が、信頼性を落とさず
に実現できるという効果がある。
方のプロセッサにとって、必要最低限で済み、プロセッ
サの負荷の軽減、処理速度の向上が、信頼性を落とさず
に実現できるという効果がある。
第1図は本発明の実施例、第2図は第1図の実施例にお
けるアドレス変換の説明図、第3図は本発明に関する従
来例、第4図は他の従来例を示す。 1・・・主メモリ、2・・・メインプロセッサ、3・・
・システムバス、4・・・IOプロセッサ、5・・・ロ
ーカルメモリ、6・・・ローカルI10.7・・・デコ
ーダ、8・・・共有メモリアクセス許可フラグ、9・・
・共有メモリ上位アドレス保持回路、10・・・アドレ
ス出力回路、11・・・制御回路、12・・・共有メモ
リ選択信号。 13・・・アクセス許可信号、16・・・T10プロセ
ツサハス、17・・・共有メモリ上位アドレス、18・
・・T10プロセツサアドレスマツプ、19・・・メイ
ンプロセッサアドレスマツプ、21・・・共有メモリエ
リア、22・・・I10制御回路エリア。
けるアドレス変換の説明図、第3図は本発明に関する従
来例、第4図は他の従来例を示す。 1・・・主メモリ、2・・・メインプロセッサ、3・・
・システムバス、4・・・IOプロセッサ、5・・・ロ
ーカルメモリ、6・・・ローカルI10.7・・・デコ
ーダ、8・・・共有メモリアクセス許可フラグ、9・・
・共有メモリ上位アドレス保持回路、10・・・アドレ
ス出力回路、11・・・制御回路、12・・・共有メモ
リ選択信号。 13・・・アクセス許可信号、16・・・T10プロセ
ツサハス、17・・・共有メモリ上位アドレス、18・
・・T10プロセツサアドレスマツプ、19・・・メイ
ンプロセッサアドレスマツプ、21・・・共有メモリエ
リア、22・・・I10制御回路エリア。
Claims (1)
- 1、メインプロセッサ、CRTおよびファイルを有し、
これらのIO制御を行なう1台または複数台のIOプロ
セッサよりなり、相互に共有メモリを介して、制御情報
およびデータの交換を行なうマルチプロセッサシステム
において、前記の共有メモリとして前記メインプロセッ
サの主記憶部を用い前記IOプロセッサ内に前記メイン
プロセッサよリセットできる前記共有メモリの上位アド
レス保持回路及び前記共有メモリのアクセス許可フラグ
を持つとともに、前記IOプロセッサのメモリ空間内に
前記共有メモリをアクセスするためのアドレス領域を持
ち、前記IOプロセッサが前記共有メモリのアドレスを
アクセスした場合、その領域内の下位アドレスと前記上
位アドレスを合成したアドレスをもつて前記主記憶アド
レスとして共有メモリをアクセスすることを特徴とした
マルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18847686A JPS6345669A (ja) | 1986-08-13 | 1986-08-13 | マルチプロセツサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18847686A JPS6345669A (ja) | 1986-08-13 | 1986-08-13 | マルチプロセツサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6345669A true JPS6345669A (ja) | 1988-02-26 |
Family
ID=16224392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18847686A Pending JPS6345669A (ja) | 1986-08-13 | 1986-08-13 | マルチプロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6345669A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252038A (ja) * | 1989-03-27 | 1990-10-09 | Oki Electric Ind Co Ltd | データ処理装置のメモリアクセス制御方式 |
JPH02293958A (ja) * | 1989-04-07 | 1990-12-05 | Tektronix Inc | インタフェース装置 |
-
1986
- 1986-08-13 JP JP18847686A patent/JPS6345669A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252038A (ja) * | 1989-03-27 | 1990-10-09 | Oki Electric Ind Co Ltd | データ処理装置のメモリアクセス制御方式 |
JPH02293958A (ja) * | 1989-04-07 | 1990-12-05 | Tektronix Inc | インタフェース装置 |
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