JP5241384B2 - 分散共有メモリ型マルチプロセッサ及びデータ処理方法 - Google Patents
分散共有メモリ型マルチプロセッサ及びデータ処理方法 Download PDFInfo
- Publication number
- JP5241384B2 JP5241384B2 JP2008220730A JP2008220730A JP5241384B2 JP 5241384 B2 JP5241384 B2 JP 5241384B2 JP 2008220730 A JP2008220730 A JP 2008220730A JP 2008220730 A JP2008220730 A JP 2008220730A JP 5241384 B2 JP5241384 B2 JP 5241384B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- access request
- write access
- processing element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
第1のプロセッシングエレメントと、
前記第1のプロセッシングエレメントの局所メモリである第1のメモリと、
前記第1のプロセッシングエレメントとバスを介して接続された第2のプロセッシングエレメントと、
前記第2のプロセッシングエレメントの局所メモリである第2のメモリと、
前記第1及び第2のメモリを含む共有メモリの論理アドレス空間において、1つの論理アドレスに対し、前記第1及び第2のメモリの物理アドレスが対応付けられた仮想的な共有メモリ領域と、
前記第1のプロセッシングエレメントから前記仮想的な共有メモリ領域に対して書き込みアクセス要求があった場合、前記第2のプロセッシングエレメントからの前記仮想的な共有メモリ領域に対する書き込みアクセス要求の状況に応じて、前記第1のプロセッシングエレメントのアクセスを保留にするアービタと、を備える分散共有メモリ型マルチプロセッサである。
以下、図面を参照して本発明の実施形態について説明する。図1は、実施の形態1に係る分散共有メモリ型マルチプロセッサのブロック図である。図1に示すように、実施の形態1に係るマルチプロセッサは、プロセッサエレメントPE1、プロセッサエレメントPE2、局所メモリLM1、局所メモリLM2、同期ウィンドウアービタ100を備えている。なお、当該実施の形態は、複数のマルチプロセッサと、各マルチプロセッサの局所メモリを備えた分散共有メモリ型マルチプロセッサを代表する例であって、マルチプロセッサ及び局所メモリの数が2つに限定されないことは言うまでもない。
LM1、LM2 局所メモリ
CPU1、CPU2 CPU
MIF11、MIF21 RAMインターフェース、
MIF12、MIF22 PE間RAMインターフェース
100 同期ウィンドウアービタ
110 PE1制御部
111 PE1アドレスバッファ
112 アクセス許可制御部
113 保留判定部
114 アドレスバッファ制御部
115 比較器
120 PE2制御部
121 PE2アドレスバッファ
130 PE間制御部
Claims (8)
- 第1のプロセッシングエレメントと、
前記第1のプロセッシングエレメントの局所メモリである第1のメモリと、
前記第1のプロセッシングエレメントとバスを介して接続された第2のプロセッシングエレメントと、
前記第2のプロセッシングエレメントの局所メモリである第2のメモリと、
前記第1のメモリ及び前記第2のメモリを含む共有メモリの論理アドレス空間において、1つの論理アドレスに対し、前記第1のメモリ及び前記第2のメモリの物理アドレスが対応付けられた仮想的な共有メモリ領域と、
前記第1のプロセッシングエレメントから前記仮想的な共有メモリ領域への第1の書き込みアクセス要求に係る第1のアドレスを登録する第1のアドレスバッファと、前記第2のプロセッシングエレメントから前記仮想的な共有メモリ領域への第2の書き込みアクセス要求に係る第2のアドレスを登録する第2のアドレスバッファと、を有するアービタと、を備え、
前記アービタは、
前記第1のアドレスバッファに登録された前記第1のアドレスと、前記第2のアドレスバッファに登録された前記第2のアドレスとが一致した場合、前記第1のプロセッシングエレメントからの前記第1の書き込みアクセス要求を許可にするとともに、前記第2のプロセッシングエレメントからの前記第2の書き込みアクセス要求を保留にし、
前記第2の書き込みアクセス要求が保留されている間、前記第2のアドレスバッファに登録された前記第2のアドレスを保持する、分散共有メモリ型マルチプロセッサ。 - 前記第1のプロセッシングエレメントは、
第1のメモリインターフェイスと、
第1のプロセッシングエレメント間メモリインターフェイスと、を有し、
前記第1のメモリインターフェイスは、前記第1の書き込みアクセス要求に対する前記第1のメモリへの書き込みを実行し、
前記第1のプロセッシングエレメント間メモリインターフェイスは、前記第1の書き込みアクセス要求に対する前記第2のメモリへの書き込みを実行する、
請求項1に記載の分散共有メモリ型マルチプロセッサ。 - 前記アービタは、
前記第1の書き込みアクセス要求に対する前記第1のメモリ及び前記第2のメモリへの書き込みの完了に応じて、前記第1のアドレスバッファに登録された前記第1のアドレスを開放し、
前記第1のアドレスを開放した後、前記第2の書き込みアクセス要求を許可し、
前記第2の書き込みアクセス要求に対する前記第1のメモリ及び前記第2のメモリへの書き込みの完了に応じて、前記第2のアドレスバッファに登録された前記第2のアドレスを開放する、
請求項1又は2に記載の分散共有メモリ型マルチプロセッサ。 - 前記第1のアドレスバッファ及び前記第2のアドレスバッファは、それぞれ複数のアドレスバッファからなる、
請求項3に記載の分散共有メモリ型マルチプロセッサ。 - 前記第1の書き込みアクセス要求及び前記第2の書き込みアクセス要求のうち少なくとも一方が、ロックを伴う場合、前記第1のアドレスと前記第2のアドレスとが一致したものとみなす、
請求項2〜4のいずれか一項に記載の分散共有メモリ型マルチプロセッサ。 - 第1のプロセッシングエレメントと、
前記第1のプロセッシングエレメントの局所メモリである第1のメモリと、
前記第1のプロセッシングエレメントとバスを介して接続された第2のプロセッシングエレメントと、
前記第2のプロセッシングエレメントの局所メモリである第2のメモリと、
前記第1のメモリ及び前記第2のメモリを含む共有メモリの論理アドレス空間において、1つの論理アドレスに対し、前記第1のメモリ及び前記第2のメモリの物理アドレスが対応付けられた仮想的な共有メモリ領域と、
前記第1のプロセッシングエレメントから前記仮想的な共有メモリ領域への第1の書き込みアクセス要求に係る第1のアドレスを登録する第1のアドレスバッファと、前記第2のプロセッシングエレメントから前記仮想的な共有メモリ領域への第2の書き込みアクセス要求に係る第2のアドレスを登録する第2のアドレスバッファと、を有するアービタと、を備える分散共有メモリ型マルチプロセッサのデータ処理方法であって、
前記第1のアドレスバッファに登録された前記第1のアドレスと、前記第2のアドレスバッファに登録された前記第2のアドレスとが一致した場合、前記第1のプロセッシングエレメントからの前記第1の書き込みアクセス要求を許可にするとともに、前記第2のプロセッシングエレメントからの前記第2の書き込みアクセス要求を保留にし、
前記第2の書き込みアクセス要求が保留されている間、前記第2のアドレスバッファに登録された前記第2のアドレスを保持する、データ処理方法。 - 前記第1の書き込みアクセス要求に対する前記第1のメモリ及び前記第2のメモリへの書き込みの完了に応じて、前記第1のアドレスバッファに登録された前記第1のアドレスを開放し、
前記第1のアドレスを開放した後、前記第2の書き込みアクセス要求を許可し、
前記第2の書き込みアクセス要求に対する前記第1のメモリ及び前記第2のメモリへの書き込みの完了に応じて、前記第2のアドレスバッファに登録された前記第2のアドレスを開放する、
請求項6に記載のデータ処理方法。 - 前記第1の書き込みアクセス要求及び前記第2の書き込みアクセス要求のうち少なくとも一方が、ロックを伴う場合、前記第1のアドレスと前記第2のアドレスとが一致したものとみなす、
請求項6又は7に記載のデータ処理方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008220730A JP5241384B2 (ja) | 2008-08-29 | 2008-08-29 | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 |
US12/461,812 US8458411B2 (en) | 2008-08-29 | 2009-08-25 | Distributed shared memory multiprocessor and data processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008220730A JP5241384B2 (ja) | 2008-08-29 | 2008-08-29 | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010055440A JP2010055440A (ja) | 2010-03-11 |
JP5241384B2 true JP5241384B2 (ja) | 2013-07-17 |
Family
ID=41727003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008220730A Expired - Fee Related JP5241384B2 (ja) | 2008-08-29 | 2008-08-29 | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8458411B2 (ja) |
JP (1) | JP5241384B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102110072B (zh) * | 2009-12-29 | 2013-06-05 | 中兴通讯股份有限公司 | 一种多处理器完全互访的方法及*** |
CN103620568B (zh) * | 2011-04-20 | 2016-10-05 | 马维尔国际贸易有限公司 | 用于可变长度仲裁的方法、装置和*** |
KR101949417B1 (ko) * | 2011-12-02 | 2019-02-20 | 삼성전자주식회사 | 프로세서, 명령어 생성 장치 및 방법 |
US9431077B2 (en) * | 2013-03-13 | 2016-08-30 | Qualcomm Incorporated | Dual host embedded shared device controller |
US9338918B2 (en) | 2013-07-10 | 2016-05-10 | Samsung Electronics Co., Ltd. | Socket interposer and computer system using the socket interposer |
US9477628B2 (en) * | 2013-09-28 | 2016-10-25 | Intel Corporation | Collective communications apparatus and method for parallel systems |
US10402937B2 (en) | 2017-12-28 | 2019-09-03 | Nvidia Corporation | Multi-GPU frame rendering |
KR102655094B1 (ko) * | 2018-11-16 | 2024-04-08 | 삼성전자주식회사 | 메모리를 공유하는 이종의 프로세서들을 포함하는 스토리지 장치 및 그것의 동작 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2813182B2 (ja) * | 1988-09-19 | 1998-10-22 | 株式会社日立製作所 | マルチプロセッサコンピュータ複合装置 |
JPH04333962A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | メモリ制御方式 |
JPH0619785A (ja) * | 1992-03-27 | 1994-01-28 | Matsushita Electric Ind Co Ltd | 分散共有仮想メモリーとその構成方法 |
JP2906819B2 (ja) * | 1992-04-13 | 1999-06-21 | 三菱電機株式会社 | 並列計算機及びデータ交換制御装置 |
JPH07160655A (ja) * | 1993-12-10 | 1995-06-23 | Hitachi Ltd | メモリアクセス方式 |
US7062615B2 (en) * | 2003-08-29 | 2006-06-13 | Emulex Design & Manufacturing Corporation | Multi-channel memory access arbitration method and system |
-
2008
- 2008-08-29 JP JP2008220730A patent/JP5241384B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-25 US US12/461,812 patent/US8458411B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20100058001A1 (en) | 2010-03-04 |
US8458411B2 (en) | 2013-06-04 |
JP2010055440A (ja) | 2010-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5241384B2 (ja) | 分散共有メモリ型マルチプロセッサ及びデータ処理方法 | |
US7650453B2 (en) | Information processing apparatus having multiple processing units sharing multiple resources | |
JP5137171B2 (ja) | データ処理装置 | |
US5611058A (en) | System and method for transferring information between multiple buses | |
JP2008130056A (ja) | 半導体回路 | |
JP2012038293A5 (ja) | ||
JP4874165B2 (ja) | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス権設定方法 | |
JP2004506265A (ja) | 分散処理システムにおけるロックの実行 | |
JP2001222466A (ja) | マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 | |
JPH0793274A (ja) | データ転送方式及びデータ転送装置 | |
JP2000003302A (ja) | 共有メモリ排他アクセス制御方法 | |
US20100153610A1 (en) | Bus arbiter and bus system | |
JPH0348962A (ja) | バスロック制御方式 | |
JP2751660B2 (ja) | マルチプロセッサ・システム | |
JP2009187327A (ja) | 情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム | |
JP3314948B2 (ja) | マルチcpu構成のプログラマブルコントローラにおけるデータ交換方式 | |
JPH11203253A (ja) | 共有資源排他アクセス制御方式 | |
JP6519343B2 (ja) | データ処理装置 | |
JP2517859B2 (ja) | 並列プロセス管理方法 | |
JP6037029B2 (ja) | データ転送装置、情報処理装置及びio制御方法 | |
JPH01169564A (ja) | プロセッサ間同期方式 | |
JPS62219058A (ja) | 共有メモリの排他制御方式 | |
JP2001014176A (ja) | 排他制御値装置及び方法 | |
JPH03271859A (ja) | 情報処理装置 | |
JP2000259471A (ja) | キャッシュ管理方法ならびにそのためのキャッシュ管理システムおよびコンピュ−タ読み取り可能なプログラム記録媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110307 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130312 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130402 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160412 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5241384 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |