JPH01164061A - ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents

ｂｉ−ＣＭＯＳ半導体装置の製造方法

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JPH01164061A
JPH01164061A JP63228906A JP22890688A JPH01164061A JP H01164061 A JPH01164061 A JP H01164061A JP 63228906 A JP63228906 A JP 63228906A JP 22890688 A JP22890688 A JP 22890688A JP H01164061 A JPH01164061 A JP H01164061A
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ウク−ラエ　チョ
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ジョン−ミル　ヨン
Sukgi Choi
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法に関するもので、特に単
結晶シリコン半導体基板上にバイポーラトランジスタと
ＣＭＯＳ　ｌ−ランジスタとＭＯＳキャパシターと抵抗
とを具備する半導体装置を同一の半導体チップ上に製造
する方法に関するものである。
〈従来の技術と解決しようとする課題〉半導体基板上に
バイポーラトランジスタとＣＭＯＳトランジスタとが製
造されている半導体装置を一般にｂｉ−ＣＭＯＳという
。
従来、ＶＬＳＩ級のｂｉ−ＣＭＯＳ技術は高性能メモリ
やロジックのみを口蓋して開発されていたので、高集積
度、高速ロジックの用途に主に適合した。従来、高性能
メモリ及び高性能ロジックのためのｂｉ−ＣＭＯＳ技術
は１９８６年２月に発行されたｒｓｓｃｃ　Ｄｉｇｅｓ
ｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　２１２
頁及び１９８６年５月に発行されたＣＩＣＣＴｅｃｈ、
　Ｄｉｇ、　６８頁に開示されたことがある。
しかしながら上記のような従来の技術によって高性能デ
ィジタル及びアナログＶＬＳＩｉ能を同一のチップ上に
具現しようとしても、精密なアナログの機能及び高速、
高集積ディジタル機能を具現するためのＭＯＳ素子、バ
イポーラ素子、抵抗、キャパシター等が最適化されて具
備されていないのでその性能及び応用分野が制限されて
きた。
したがって、本発明の目的は、高集積、高性能ＭＯＳト
ランジスタの製造と同時に高負荷駆動力及び筋性能のマ
ツチング特性がすぐれる金属エミッター接続型のバイポ
ーラトランジスタと、低電流において高速特性を持つ多
結晶シリコンエミッター接続型のバイポーラ］・ランジ
スクを形成させて高集積の高速ディジタル及び精密なア
ナログに使用することができるｂｉ−ＣＭＯＳ半導体装
置を最小限の工程で製造するｂｉ−ＣＭＯＳ半導体装置
の製造方法を提供することにある。
一方多結晶シリコンエミッター接続型のバイポーラ素子
の単結晶エミッター領域と多結晶シリコン間の界面が素
子の特性及び回路の特性に及ぼす影響に対しては１９８
７年６月に発行されたＩＥＥＥＳＥＤ−３４隘６．１３
４６〜１３５３頁及び１９８６年５月に発行されたＳｙ
ｍｐ、　ＶＬＳＩ　Ｔｅｃｈ、　Ｄｉｇ、　Ｐａｐｅｒ
ｓ４７〜４８真に開示されたことがある。
本発明の又他の目的は、ＭＯＳキャパシター及び抵抗を
ＭＯＳ　Ｉ−ランジスタ及びバイポーラトランジスタと
同一のチップに簡単な工程によって形成することができ
、又これらの連結関係を便利にして最小限の工程で最大
限高性能の素子を得ることができるｂｉ−ＣＭＯＳ半導
体装置の製造方法を提供することにある。
〈実　施　例〉 以下、本発明の実施例を添付図面を参照して詳細に説明
する。
第１図（Ａ）〜（Ｔ）及び第１図（Ａ′）〜（Ｔ′）は
本発明に係るｂｉ−ＣＭＯＳ半導体装置の製造方法を工
程順に示した断面図である。
第１図（Ａ）〜（Ｔ）及び第１図（八′）〜（Ｔ′）は
各々同一基板上における同一工程を示すことに留意しな
ければならない。
第１図（八）及び第１図（Ａ′）に示したように、通常
の酸化処理工程により、＜１００＞方向の２〜２０Ω・
■程度の「シリコン基板」としてのＰ型車結晶シリコン
基板（以下、基板と称する）１の全面にマスキングのた
めのシリコン酸化膜Ｎ２を形成した後、上記のシリコン
酸化膜層２の上部に第１の感光物質３を塗布し、ＰＭＯ
Ｓ　Ｉ−ランジスタの基板領域（又はウェル）と多結晶
シリコンエミッター接続型ＮＰＮ　）ランジスタと金属
エミッター接続型のＮＰＮトランジスタのコレクター領
域を形成するための窓（Ｗｉｎｄｏｗ）　　４．５．６
を通常の写真蝕刻方法によって形成して燐等の５価不純
物を１６０ＫｅＶ程度の高エネルギーにて線量１０′２
〜１（ｊ）４ｉｏｎｓ／ｃＪ程度でイオン注入すること
によってＮ型イオン注入領域７．８．９を形成する。
その後、第１図（Ｂ）及び第１図（Ｄ′）に示したよう
に上記の燐等の５価不純物のイオン注入時にマスクとし
て使用された第１の感光物質３を除去した後１０００℃
〜１２００℃の酸素及び窒素雰囲気内で上記のＮ型イオ
ン注入領域７．８．９を活性化して拡散させ、深さ約２
．５μｍのＮ型第１基板領域１０、Ｎ型第３基板領域１
１、Ｎ型第４基板領域１２を形成する。又、上記の第１
基板領域１０と第３基板領域１１との間の基板１は以後
の工程でＮＨＯ２）ランジスタが形成される第２基板領
域である。
その後、上記の基板１上のシリコン酸化膜層２をすべて
除去した後上記の基板１の表面上に厚さ５００人程度の
酸化膜層１３を形成し、この酸化膜層１３の上部には通
常の低圧ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍ
ｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）方法に
よって５ｉ３Ｎａの窒化膜層１４を厚さ１５００人程度
で形成する。酸化膜層１３と窒化膜層１４とで構成され
るマスキング層は以後の酸化工程においてこのマスキン
グ層の下部の基板１の表面のシリコンの酸化を防止する
役割をする。
上記の酸化膜層１３と窒化膜層１４とで構成されたマス
キング層の上部には第２の感光物質１５が通常の方法に
よって形成される。この感光物質１５は、「第１　ＭＯ
Ｓ電解効果トランジスタ」としてのＰＭＯＳ　ＦＥＴが
形成されるＮ型第１基板領域１０の接続領域部分１００
とＰＭＯＳ　ＦＥＴが形成される領域１（ｊ）、「第２
　ＭＯＳ電解効果トランジスタ」としてのＮＨＯ２ＦＥ
Ｔが形成される領域１０２と上記の第２基板領域の接続
領域１０３、そしてＮＰＮＩ−ランジスタが形成される
領域１０４と１０５、ＭＯＳキャパシターの形成領域１
０６と抵抗領域１０７及び接続領域１０８を覆っている
。
そして第２の感光物質１５をエツチングマスクにして第
１図ｆＣ）及び第１図（Ｇ′）の上部の窒化膜層１４中
のマスクされずに露出された窒化膜層をエツチングした
後、上記の第２の感光物質１５を除去する。
その後、素子間の電気的な隔離のために第３の感光物質
１６を第１図（Ｄ）及び第１図（Ｄ′）のように形成さ
せ、硼素等の３価不純物の元素を３０ＫｅＶ程度の低エ
ネルギーにて線量１０′２〜１（ｊ）４ｉｏｎｓ／　ｃ
ＩＩＮでイオン注入することによりＰ型イオン注入領域
１７を形成し、その後筒３の感光物質１６を除去して「
第１酸化膜層」としての酸化膜層１８を第１図（Ｅ）及
び第１図（Ｅ′）のように形成する。
この時の酸化工程においてはマスキング層としての酸化
膜Ｊｉ１３及び窒化膜層１４の下部の基板ｌの表面には
酸化膜が成長せずに上記のマスキング層にて保護されな
かった領域の基板１に酸化膜が成長する。
又、上記のイオン注入領域１７が活性化されて、第１図
（Ｅ）及び第１図（Ｅ′）のように素子間のチャネル形
成を防止する高温度Ｐ１の「チャネルストッパー領域」
としてのチャネル防止領域１９が形成される。
上記のように酸化膜層１８を成長させてからマスクの使
用なしに通常の窒化膜のエツチング方法にて窒化膜層１
４を除去した後、基板１の表面を精製をするための熱処
理犠牲酸化工程を進行して犠牲酸化膜層（ｓａｃｒｉｆ
ｉｃｉａｌ　ｏｘｉｄｅ　１ａｙｅｒ）　２０を作る。
その後、受動素子であるＭＯＳキャパシターの形成のた
めの第４の感光物質２１を第１図（Ｇ）及び第１図（Ｇ
′）のように形成させ、？ｌＯＳキャパシターの部位１
０９に砒素等の５価不純物の元素を線１１　Ｏ”〜ｌ　
（ｊ）６ｔｏｎｓ／ｃｏ！程度でイオン注入してＮ型イ
オン注入領域２２を形成した後筒４の感光物質２１を除
去する。
その後、基板１上部の薄い犠牲酸化膜層２０をマスクの
使用なしに肝溶液でエツチングすると、酸化膜層１８は
上記の薄い犠牲酸化膜層２０の厚さ分だけエツチングさ
れて新たな酸化膜層になり、酸化膜［１８が形成されて
いない残りの部分は基板１が露出される。
その後、露出された基板１に更に一〇Ｓ素子のゲート酸
化膜の形成及びキャパシターの誘電体のための「第２酸
化膜層」としての酸化膜Ｎ２３を２００〜５００人程度
の厚さで通常の熱処理酸化工程の方法によって第１図（
Ｈ）及び第１図（Ｈ′）のように形成する。
この時、上記の第１図（Ｇ）及び第１図（Ｇ′）の工程
でイオン注入された領域２２が活性化されて第１図（Ｈ
′）のようにＭＯＳキャパシターの電極領域２４を形成
する。
その後、ＮＭＯＳ　ＰＥＴとＰＭＯＳ　ＦＥＴとのスレ
ショルド電圧（ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）
を調節するために基板１の全面に硼素等の３価不純物の
元素を３０ＫｅＶ程度の低エネルギーにて線量１（ｊ）
〜１（ｊ）３ｉｏｎｓ／ｃｔｌｒ程度でイオン注入する
。
その後、ＭＯＳ　　ｌ−ランジスタのゲート電極の物質
と連結素子の物質、そしてキャパシター誘電体の上部に
一定の面積を持つ電極板の物質として利用される「第１
多結晶シリコン層」としての１次多結晶シリコン２５を
通常の方法によってシリコンのすべての表面に形成させ
た後、１次多結晶シリコン層２５の抵抗を低くするため
に通常の方法によって燐等の５価不純物の元素を浸透さ
せる。例えば、９００℃でＰＯＣｉ３を使用して１次多
結シリコンの抵抗を２０Ω／口程度にする。
その後、第１図（１）及び第１図（ビ）に示したように
、ＰＭＯＳ　ＦＥＴのゲート上部の多結晶シリコン層の
領域１１０、ＮＭＯＳ　ＦＥＴのゲート上部の多結晶シ
リコン層の領域１１１、キャパシター誘電体層の上部の
電極板の領域の多結晶シリコンＮ１１２、連結素子の領
域の多結晶シリコン層の領域即ち以後の工程で２次多結
晶シリコンと接続する部位である１次多結晶シリコン領
域１１３を残すようにするために第５の感光物質２６を
形成させ、多結晶シリコン層２５を通常の蝕刻方法によ
って除去した後筒５の感光物質２６を通常の方法によっ
て除去する。
その後、バイポーラトランジスタのベース領域形成のた
めの第６の感光物質２７を第１図（ｊ）及び第１図（ｊ
′）のように形成させ、硼素等の３価不純物の元素をエ
ネルギー約７０ＫｅＶ程度にて線量Ｉ　Ｘ　１０”〜５
　Ｘ　ｌ　Ｏ”　１ｏｎｓ／ｃｎｉ程度でイオン注入し
て非補償型（Ｎｏｎ−Ｃｏｍｐｅｎｓａ　ｔｅｄ）のエ
ミッター領域を形成するためのＰ型の「ベース領域」と
しての活性ベース領域２８を形成し、マスキング膜とし
て使用された第６の感光物質２７を除去してから活性ベ
ース領域２８に注入された硼素等の３価不純物を活性化
させるための熱処理工程を通常の方法で行う。
その後、第１図（に）及び第１図（Ｋ′）のようにシリ
コン表面の上部にＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏ
ｐｅｄ　Ｄｒａｉｎ）用の第７の感光物質２９を形成し
て燐等の５価不純物の元素を線ｆｆｌ　１０　”〜１０
　”　ｔｏｎｓ／ｃＩ１１で３ＱＫｅＶ程度のエネルギ
ーにてＮＭＯＳ　ＦＥＴのソースとドレインの領域のみ
にイオン注入し、低濃度のドープドレイン（ＬＤＤ）類
型のＮＭＯＳ　ＦＥＴの「第１ソース及びドレイン領域
」としてのソース及びドレイン領域３０を形成する。
低濃度のソース及びドレイン領域３０を形成した後第７
感光物質２９を除去してから９００℃程度の温度で通常
の方法によって熱処理酸化工程を進行し、５００人程度
の「第３酸化膜層」としての酸化膜層３１を１次多結晶
シリコン２５上に形成させ、シリコンのすべての表面の
上部に第１図（Ｌ）及び第１図（Ｌ′）に示しているよ
うに通常のＣＶＤ方法によって「第４酸化膜層」として
の酸化膜層３２を形成する。
その後、上記の熱処理酸化工程で形成された酸化膜層３
１と、ＣＶＤ方法によって形成された酸化膜層３２を通
常の乾式の蝕刻方法を使用して処理することにより第１
図（Ｍ）及び第１図（Ｍ′）に図示したようにＮＭＯＳ
　）ランジスタのゲート電極の側壁とＰＭＯＳ　）ラン
ジスタのゲート電極の側壁の酸化膜層スペーサー３３．
３４を形成すると共にＭＯＳキャパシターの下部電極の
接続領域１１４と抵抗の基板接続の領域１１５を形成す
る。
上記の酸化膜スペーサー３３は以後の工程でＬＤＤＪＩ
造のＮＭＯＳ　）ランジスタの高濃度ソース及びドレイ
ン領域形成のためのイオン注入工程でのマスクになりｖ
ＬＤＤ構造のＮＭＯＳ　）ランジスタになるようにする
。
その後、第１図（Ｎ）及び第１図（Ｎ′）のようにシリ
コン表面の上部に第８の感光物質３５を形成させ、砒素
等の５価不純物の元素を線量１０重４〜１（ｊ）ｂｉｏ
ｎｓ／ｃｊで４０〜８０ＫｅＶ程度のエネルギーにてイ
オン注入し、ＰＭＯＳ　ＰＥＴの第１基板領域１０の接
続領域３６、ＮＨＯ２ＦＩＳＴの上記第２基板領域の「
第２ソース及びドレイン領域」としてのソース及びドレ
イン領域３７、「第２バイポーラトランジスタ」として
の金属エミッター接続型のＮＰＮトランジスタのエミッ
ター領域３８、「第１バイポーラトランジスタ」として
の多結晶シリコンエミッター接続型のＮＰＮ）ランジス
タの第３基板領域１１のコレクター接続領域３９、そし
て金属エミッター接続型のＮＰＮ　ｌ−ランジスタの第
４基板領域１２のコレクター接続領域４０、そして抵抗
の下部領域４１を形成した後、第８の感光物質３５を除
去する。
本発明の上記の実施例においては第７の感光物質２９を
使用して選択的にＬＤＤイオンを注入した後ＮＰＮ　ｌ
−ランジスタを形成したが、ＮＰＮ　トランジスタのベ
ース濃度がＬＤＤイオンの注入によって大きな影響を受
けない程高い場合には、第７の感光物質２９を形成しな
いでＬＤＤイオンを注入してＬＤＤ構造のＮＰＮ）ラン
ジスタを形成することができる。
その後、第１図（ｏ）及び第１図（ｏ′）のように基板
表面の上部に第９の感光物質４２を形成して硼素等の３
価不純物を線量１０　”〜１０　”　ｔｏｎｓ／−で３
０ＫｅＶ程度の低エネルギーにてイオン注入し、ＰＭＯ
Ｓ　ＰＥＴのソース及びドレイン領域４３、ＮＨＯ２Ｆ
ＥＴの基板１の接続Ｓ’Ｊ域４４、多結晶シリコンエミ
ッター接続型のバイポーラＮＰＮ　ｌ−ランジスタのベ
ース領域２８の接続領域４５、そして金属エミッター接
続型ＮＰＮ　ｌ−ランジスタのベース領域２８の接続領
域４６を形成し、第９の感光物質４２を除去する。
その後、シリコンの全表面上に通常のＣｖＤ方法によっ
て「第５酸化膜層」としての酸化膜層４７を形成し、通
常の方法によって酸化膜層４７の膜質を高密度化する。
その後上記の酸化膜層４７の上部全面に第１０の感光物
質４８を塗布し、多結晶シリコンエミッター接続型のＮ
ＰＮ）ランジスタのエミッター領域５２と抵抗部位のバ
ッティングコンタクト（ｂｕｔｔｉｎｇ　ｃｏｎｔａｃ
ｔ）　５０．１次多結晶シリコンと２次多結晶シリコン
のコンタクト部位５１に通常の写、真蝕刻の方法によっ
て窓を形成し、砒素等の５価不純物を線１１０　ＩＳ〜
１０　Ｉｂ１ｏｎｓ／ａ（程度で４０ＫｅＶ程度のエネ
ルギーにてイオン注入する。すると第１図ＣＰ）及び第
１図（ｐ′）のように多結晶シリコンエミッター接続型
のＮＰＮ）ランジスタのエミッター領域５２と、オーム
接触に有利な高濃度の抵抗部位のバッティングコンタク
ト領域５０及び１次多結晶シリコンと２次多結晶シリコ
ンのコンタクト部位が形成される。
その後筒１０の感光物質４８を除去した後、多結晶シリ
コンエミッター接続型の電極物質と多結晶シリコン物質
を利用した受動素子である抵抗素子及び連結役割物質と
して使用するためにシリコン基板の全ての表面に「第２
多結晶シリコン層」としての２次多結晶シリコン層５３
を通常の方法によって形成させる。
その後、第１図（ｑ）及び第１図（ｑ′）に示したよう
に多結晶シリコン領域１１７と、バッティングコンタク
ト領域５０及び「高抵抗部位」としてのＧΩ／Ω／億単
位抗素子領域の２次多結晶シリコン領域１１８．２次多
結晶シリコン層を利用した「低抵抗部位」としての数百
Ω／口の素子領域１１９、そして１次多結晶シリコンと
連結するための２次多結晶シリコン部分１２０のみの多
結晶シリコン層を残すようにするために第１１感光物質
５４を形成させ、多結晶シリコン層５３を通常の蝕刻方
法によって除去した後筒１１の感光物質５４を通常の方
法で除去する。
その後、多結晶シリコン物質で作られた受動素子の電気
的な特性の大きさを選択的に調節するために第１２の感
光物質５５を第１図（Ｒ）及び第１図（Ｒ′）のように
形成させてＧΩ／口程度の抵抗領域１１８ａの部分が保
護されるようにマスキングし、バッティングコンタクト
領域５０．１次多結晶シリコンと２次多結晶シリコンの
コンタクト部位５１、多結晶シリコンエミッター領域５
２に面抵抗が数百Ω／口程度得られるように砒素等の５
価不純物を適当な線量で注入してから第１２の感光物質
５５を通常の方法によって除去する。
その後、シリコンの全表面の上部に通常のＣ■Ｄ方法に
より「第６酸化膜」としての酸化膜層５６を形成し、そ
して熱処理工程を進行して領域４３．４４．４５．４６
．３６．３７．３８．５２に注入された不純物の活性化
及び上記の酸化膜層５６の結集化を成す。
その後、基板のすべての面に第１３の感光物質５７を第
１図（Ｓ）及び第１図（Ｓ′）のように形成し、ＰＭＯ
Ｓ　ＦＥＴの第１基板領域１０の接続領域窓１２１とソ
ース及びドレイン領域窓１２２　、ｌｔＭＯＳＦＥＴの
ソース及びドレイン領域窓１２３と第２基板領域の接＠
領域窓１２４、多結晶シリコンエミッター接続型のバイ
ポーラＮＰＮ）ランジスタのベース接続領域窓１２５と
エミッター接続領域窓１２６及びコレクター接続領域窓
１２７そして金属エミッター接続型のＮＰＮ　）ランジ
スタのエミッター接続領域窓１２８とベース接続領域窓
１２９及びコレクター接続領域窓１３０．１次多結晶シ
リコンコンタクト及び２次多結晶シリコンコンタクト１
３１〜１３４を穿ってやる。
その後、上記の第１３の感光物質５７を除去して第１図
（Ｔ）及び第１図（Ｔ′）のように金属層５８を通常の
方法で真空蒸着して形成させる。その後、第１４の感光
物質５９を形成し、金属層５８を蝕刻すると第１図（Ｔ
）及び第１図（Ｔ′）のようにＰＭＯＳ　ＦＥＴの第１
基板領域ｌＯの接続電極１３５とソース及びドレイン電
極１３６　、ＮＭＯＳ　ＦＥＴのソース及びドレイン電
極１３７と第２基板領域の接続電極１３８、多結晶シリ
コンエミッター接続型のバイポーラトランジスタのエミ
ッター電極１３９とベース電極１４０及び第３基板領域
１１のコレクター電極１４１、そして金属エミッター接
続型のバイポーラＮＰＮトランジスタのエミッター電極
１４２、ベース電極１４３、第４基板領域１２のコレク
ター電極１４４、ＭＯＳキャパシターの電極１４５．１
４６．００７口及び数百Ω／口単位の抵抗領域の電極１
４７〜１４９．１次多結晶シリコンと２次多結晶シリコ
ンの接触部位の電極１５０を形成した後筒１４の感光物
質５９を通常の方法によって除去する。
上記のように第１４の感光物質５９を除去した後上記の
半導体装置を保護するための保護膜層６０を形成し、導
線熔接のためのパッドを露出する。
上記の実施例においては多結晶シリコン接続型の第１Ｎ
ＰＮトランジスタのエミッター領域５２の形成において
、第１図（ｐ）のようにイオンを注入してエミッター領
域５２を形成した後２次多結晶シリコン層５３をエミッ
ター領域５２の上部に形成させ、２次多結晶シリコン層
５３にＮ型のイオンを注入して基板１の上部のすべての
面に酸化膜５６を形成した後熱処理工程にて上記のイオ
ン注入された不純物を活性化した。
しかし、多結晶シリコンエミッター接続型のＮＰＮ）ラ
ンジスタのエミッター領域５２は次のような方法によっ
て形成することもできる。
即ち、第１図（ｏ）及び第１図（Ｏ′）の工程後基板上
部のマスク層を除去し、基板のすべての面にＣＶＤ酸化
膜４７を形成した後上記の工程で注入された不純物を活
性化させる。その後、第１ＮＰＮトランジスタのエミッ
ター領域５２の形成のた　　　　゛めの窓４９を形成す
る。その後、上記の窓４９が形成されたエミッター領域
５２の上部に２次多結晶シリコン層５３を形成し、高濃
度のイオンを注入した後基板の上部のすべての面にＣＶ
Ｄ酸化膜層を形成し、熱処理工程を経て上記の２次多結
晶シリコン層５３に注入された不純物が活性化してベー
ス領域２８に高濃度のＮ型の第１バイポーラトランジス
タのエミッター領域５２を形成するこ　　　　゛とがで
きる。
第２図は上記のような製造工程を経て完成されたｂｉ−
ＣＭＯＳ半導体装置の最終断面図で、領域ａはＰＭＯＳ
　トランジスタの領域であり、領域すはＬＤＤ構造のＮ
ＭＯＳ　）ランジスタの領域であり、領域Ｃは多結晶シ
リコンエミッター接続型のＮＰＮ　トランジスタの領域
であり、領域ｄは金属エミッター接続型のＮＰＮトラン
ジスタ領域であり、領域ｅはＭＯＳキャパシター領域で
あり、領域ｆはＧΩ／口程度の抵抗を持つ多結晶シリコ
ン抵抗領域であり、領域ｇはバッティングコンタクト領
域であり、領域りは数百Ω／口程度の抵抗を持つ多結晶
シリコン抵抗領域であり、領域ｉは１次多結晶シリコン
層と２次多結晶シリコン領域を接続させる領域である。
第３図は本発明に係る他の実施例の能動素子の部分を示
した最終断面図である。
上記の第１図（Ａ）〜（Ｔ）に示された実施例において
は３重の拡散構造に準じた本発明の１実施例が説明され
たが、本発明に係るｂｉ−ＣＭＯＳ半導体装置の製造方
法は第３図に図示したような埋没Ｎ６２．６３．６４と
エピタキシャルＭ６５を持つ構造のｂｉ−ＣＭＯＳ半導
体装置の製造にも適合する。
第３図に図示したようなり　ｉ　−ＣＭＯＳ構造は低濃
度の第１導電型の単結晶シリコン基板６１上に第２導電
型の埋没層６２．６３．６４を形成した後基板６１表面
のすべての面に高濃度の第１導電型のエピタキシャル層
６５を形成する。
その後、第１導電型のチャネルを持つ第１　ＭＯＳトラ
ンジスタを形成する第１基板領域６６と第１及び第２バ
イポーラトランジスタを形成する第３及び第４基板領域
６７．６８を上記の第２導電型の埋没層６２．６３．６
４上に各々形成する。又、第１基板領域６６と第３基板
領域６７との間の工□ピタキシャル１ｉｊ６５は第２）
ＩＯＳ　　）ランジスタが形成される第２基板領域とな
る。
その後、第１図（ｃ）〜（Ｔ）のような工程を順次行う
が重複する説明は省略する。そして第３図に図示したよ
うにＰチャネル電界効果トランジスタとＮチャネル電界
効果トランジスタと多結晶シリコンエミッター接続型の
バイポーラトランジスタと金属エミッター接続型のバイ
ポーラトランジスタを具備したｂ　ｉ　−ＣＭＯＳ半導
体装置を製造することができる。
実際に＜１００＞方向の０．００６〜０．１Ω・値程度
のＰ型車結晶シリコンの基板６１上にＮ＋埋没層６２．
６３．６４を形成し、５Ω・印のＰ型エピタキシャル層
６５を成長させた後Ｎ型の第１基板領域６６と第３基板
領域６７及び第４基板領域６８を形成した後第１図（ｃ
）〜（Ｔ）の工程を順次に行うことにより上記第３図の
ようなりｉ−ＣＭＯＳ半導体装置を製造することができ
る。
第４図は本発明に係る更に他の実施例を示すｂｉ−ＣＭ
ＯＳ半導体装置の製造方法の工程図である。
先ず、第１図のようなＰ型車結晶シリコンの基板又は第
３図のように低濃度のＰ型車結晶シリコン基板上に高濃
度のＰ型エピタキシャル層を形成し、その基板上に第１
図（Ａ）から第１図（ｊ）迄の工程と同一な工程を行う
。尚、同一符号を使用し、重複する説明は省略する。
その後、上記の基板の上部に残っている第６の感光物質
２７と素子形成領域の上部の酸化膜層２３を除去する。
その後、第４図（Ｎ）のようにシリコン基板１の表面の
上部に第８の感光物質３５を形成させ、砒素等の５価不
純物の元素を線ｉｉｏ”〜１（ｊ）６ｉｏｎｓ／ｃｔＡ
で４０〜８０ＫｅＶ程度ノエネルギーニテ注入し、ＰＭ
ＯＳトランジスタの第１基板領域１０の接続領域３６、
ＮＭＯＳトランジスタの上記の第２基板領域のソース及
びドレイン領域３７、そして金属エミッター接続型のＮ
ＰＮ　ｌ−ランジスタのエミッター領域３８、多結晶シ
リコンエミッター接続型のＮＰＮ　）ランジスタの第３
基板領域１１のコレクター接ｖｃ領域３９、金属エミッ
ター接続型のＮＰＮ）ランジスタの第４基板領域１２の
コレクター接続領域４０、及び第４図においては図示し
なかった抵抗の下部８Ｎ＠４１を形成した後筒８の感光
物質３５を除去する。上記においてＮＨＯ２ｌ−ランジ
スタになる第２基板領域は半導体基板１を利用する。
その後、図示したように行われる第４図（ｏ）の工程か
ら以後の工程は第１図（ｏ）及びそれ以後の工程と同一
であり、第４図（Ｎ）〜（Ｔ）の工程のすべての図面は
第１図（Ｎ）〜（Ｔ）の工程と同一な符号を使用し、重
複する説明は省略する。
上記の第４図（Ｎ）〜（Ｔ）においては本発明に係るｂ
ｉ−ＣＭＯＳ半導体装置の製造方法の能動素子部分の製
造工程を表わしているが、図示しない受動素子の部分は
上記の第１図（Ａ′）〜（Ｔ′）に示した工程と同一な
工程で形成することができるので重複する説明は省略す
る。
上記のような第４図に示す工程を通じて形成されるｂｉ
−ＣＭＯＳ半導体装置は第３図に図示した実施例とは異
なり、ＬＤＤ構造のＮＭＯＳ　）ランジスタの代りに通
常のＮＭＯＳ　）ランジスクを具備したｂｉ−ＣＭＯＳ
半導体装置になる。
〈発明の効果〉 本発明に係るｂｉ−ＣＭＯＳ半導体装置の製造方法は上
述した如きものなので、ｂｉ−ＣＭＯＳ半導体装置にお
いて高集積、高性能なＭＯＳ　）ランジスタを具現し、
これと共にマツチング特性のすぐれた高性能且つ高精密
のバイポーラトランジスタをＮＭＯＳ形成と同時に実現
させて精密なアナログ回路に使用することができる。
又、本発明は、高速ディジタルに特に適合するエミッタ
ー面積の小さな多結晶シリコンエミッター接続型のＮＰ
Ｎ）ランジスタと、精密なアナログ及び高負荷駆動に特
に適合する金属エミッター接続型のＮＰＮ）ランジスタ
を適切に配置し、アナログＭＯＳ回路に特に必要な高品
質のＭＯＳキャパシターと各種の回路に用いられるバイ
アス及び負荷に必要な多結晶シリコン抵抗を最適化して
集積し、これら相互の連結関係を都合良く接続すること
ができるので、従来の技術としては具現することが難し
かった高性能論理回路、メモリ等の高性能ディジタルＶ
ＬＳＩ回路及びデータ変換器、スイッチされたキャパシ
ター回路等のアナログＶＬＳ１回路或いはその両者の複
合回路が最適な状態で具現することができるものである
。
【図面の簡単な説明】
第１図（Ａ）〜（Ｔ）及び（Ａ′）〜（Ｔ′）は各々本
発明に係るｂｉ−ＣＭＯＳ半導体装置の製造方法の実施
例を示す製造工程毎の断面図、 第２図は第１図に示す各工程を経て完成されたｂｉ−Ｃ
ＭＯＳ半導体装置の断面図、 第３図は本発明に係るｂｉ−ＣＭＯＳ半導体装置の製造
方法の他の実施例により製造された能動素子部分の断面
図、そして 第４図（Ｎ）〜（Ｔ）は各々本発明に係る更に他の実施
例を示す第１図相当の断面図である。 １．６１　・−・　単結晶シリコン基板（シリコン基板
） １０．６６−　　第１基板領域 １１．６７　　・−・　第３基板領域 １２．６８　−・・−第４基板領域 １８　　・−酸化膜層（第１酸化膜層）１９−　　チャ
ネル防止領域 （チャネルストッパー領域） ２３−・　酸化膜層（第２酸化膜層） ２５−・　１次多結晶シリコン （第１多結晶シリコン層） ２８−　　活性ベース領域（ベース領域）３０−　　ソ
ース及びドレイン領域 （第１ソース及びドレイン領域） ３１　　・−・　酸化膜層（第３酸化膜層）３２−　　
酸化膜層（第４酸化膜層） ３３．３４　−・・・　酸化膜スペーサー３７−　　　
ソース及びドレイン領域 （第２ソース及びドレイン領域） ３８．５２　　・−・　エミッター領域３９．４０　　
・−・　コレクター接続領域４３　−・・　ソース及び
ドレイン領域４７　　・−・−酸化膜層（第５酸化膜層
）５０−・　バッティングコンタクト部 ５３　　・−２次多結晶シリコン （第２多結晶シリコン層） ５６　　・−酸化膜Ｎ（第６酸化膜層）６〇−保護膜層 １１８−２次多結晶シリコン領域 （高抵抗部位）

Claims (16)

    【特許請求の範囲】
  1. （１）第１導電型のシリコン基板上に第１及び第２ＭＯ
    Ｓ電界効果トランジスタと第１及び第２バイポーラトラ
    ンジスタを具備するｂｉ−ＣＭＯＳ半導体装置の製造方
    法が下記の工程からなっていることを特徴とするｂｉ−
    ＣＭＯＳ半導体装置の製造方法。 （ａ）上記のシリコン基板上の所定部位に、第１ＭＯＳ
    電界効果トランジスタが形成される第１基板領域と第１
    及び第２バイポーラトランジスタが形成される第３及び
    第４基板領域を形成するために第２導電型のイオンを注
    入し、イオン注入された領域を活性化する工程 （ｂ）上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 （ｃ）上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート酸化膜層を形成するために上記の基板表面の全
    面に第２酸化膜層を形成する工程（ｄ）上記の第２酸化
    膜層の上部に第１多結晶シリコン層を形成し、その全面
    に第２導電型にてドーピングした後、第１及び第２基板
    領域の上部に第１及び第２ＭＯＳ電界効果トランジスタ
    のゲートを形成するために第１多結晶シリコン層をエッ
    チングする工程 （ｅ）上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 （ｆ）上記の基板上の第２ＭＯＳ電界効果トランジスタ
    が形成される第２基板領域に第２ＭＯＳ電界効果トラン
    ジスタの第１ソース及びドレイン領域を形成するために
    第２導電型のイオンを注入する工程 （ｇ）上記の基板表面の全面に第３酸化膜層と第４酸化
    膜層を順次形成する工程 （ｈ）別途のマスクなしに上記の第３及び第４酸化膜層
    をエッチングして上記の第１及び第２基板領域上のＭＯ
    Ｓ電界効果トランジスタのゲート側壁に酸化膜スペーサ
    ーを形成する工程 （ｉ）第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２ＭＯＳ電界効果トランジスタの第
    ２ソース及びドレイン領域を形成するために第２導電型
    のイオンを注入する工程（ｊ）第１基板領域の第１ＭＯ
    Ｓ電界効果トランジスタのソース及びドレイン領域、第
    ２基板領域の第２ＭＯＳ電界効果トランジスタの基板の
    接続領域、第３基板領域の第１バイポーラトランジスタ
    のベースの接続領域、第４基板領域の第２バイポーラト
    ランジスタのベースの接続領域を形成するために第１導
    電型のイオンを注入する工程 （ｋ）基板上部の全面に第５酸化膜層を形成した後（ｉ
    ）及び（ｊ）の工程でイオン注入された不純物の活性化
    と上記の第５酸化膜層の密度を高めるための熱処理工程 （ｌ）第３基板領域の所定部位に第１バイポーラトラン
    ジスタのエミッター領域の形成のために窓を形成し、上
    記の窓にて第２導電型のイオンを注入する工程 （ｍ）基板の全面に第２多結晶シリコン層を形成した後
    、第３基板領域の上部の所定部位に第１バイポーラトラ
    ンジスタの多結晶シリコンのエミッター領域の接続部を
    形成するために第２多結晶シリコン層をエッチングする
    工程 （ｎ）上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板の全面に第６酸化膜層を形成した後上
    記のイオン注入された不純物の活性化と上記の第６酸化
    膜層の密度を高めるための熱処理工程 （ｏ）第１及び第２ＭＯＳ電界効果トランジスタのソー
    ス及びドレイン領域と、第１及び第２バイポーラトラン
    ジスタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２ＭＯＳ電界効果トランジスタの基板領
    域の接続領域との接続のための窓を形成する工程 （ｐ）上記の窓を通じて導体層に接続する工程（ｑ）保
    護膜層を上記の基板の全面に塗布し、導線熔接のための
    パッドを露出する工程。
  2. （２）上記（ｂ）の工程で上記各素子の領域のようにキ
    ャパシターの領域が形成される領域を除外した所定の領
    域に第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成し、上記（ｂ）の工程後
    に上記のキャパシターの領域にキャパシターの下部電極
    を形成するためにイオンを注入し、 上記（ｃ）の工程時に上記の第１及び第２ＭＯＳ電界効
    果トランジスタのゲート酸化膜の形成と同時に上記のキ
    ャパシターの下部電極の上部に第２酸化膜層の誘電体層
    を形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲート形成と同時に上
    記のキャパシターの上部の電極を形成し、上記（ｈ）の
    工程で上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート側壁の酸化膜スペーサーの形成と同時に上記の
    キャパシターの下部電極の接続領域を形成し、 上記（ｏ）の工程で各領域の接続窓の形成と同時にキャ
    パシター領域の接続窓を形成し、 上記（ｐ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｑ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  3. （３）上記（ｂ）の工程で上記各素子の領域のように抵
    抗領域の基板接続の領域が形成される領域を除外した所
    定の領域に第１酸化膜層と第１酸化膜層の下部に第１導
    電型のチャネルストッパー領域を形成し、 上記（１）の工程で上記各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記（２）の工程で上記の第１バイポーラトランジスタ
    のエミッター領域の形成のために窓を形成してイオンを
    注入すると同時に上記の抵抗領域のバッティングコンタ
    クト部の接続窓を形成してイオンを注入し、 上記（ｍ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｎ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部に第２導
    電型のイオンを注入し、 上記（ｏ）の工程で各領域の接続窓の形成と同時に抵抗
    領域の接続窓を形成し、 上記（ｐ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｑ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  4. （４）上記（ｂ）の工程で上記各素子の領域のようにキ
    ャパシター領域と抵抗の基板接続の領域が形成される領
    域を除外した所定の領域に第１酸化膜層と第１酸化膜層
    の下部に第１導電型のチャネルストッパー領域を形成し
    、 上記（ｂ）の工程後に上記のキャパシター領域にキャパ
    シターの下部電極を形成するためにイオンを注入し、 上記（ｃ）の工程時に上記の第１及び第２ＭＯＳ電界効
    果トランジスタのゲート酸化膜の形成と同時に上記のキ
    ャパシターの下部電極の上部に第２酸化膜層の誘電体層
    を形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの１次多結晶シリコン層のゲート形成と同
    時に上記のキャパシターの上部の電極を形成し、 上記（ｈ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート側壁の酸化膜スペーサーの形成と
    同時に上記のキャパシターの下部電極の接続領域と抵抗
    の基板接続の領域を形成し、上記（ｉ）の工程で上記各
    素子のイオン注入領域の形成と同時に上記の抵抗の基板
    接続領域の下部にイオン注入領域を形成し、 上記（ｌ）の工程で上記の第１バイポーラトランジスタ
    のエミッター領域の形成のために窓を形成してイオンを
    注入すると同時に上記の抵抗領域のバッティングコンタ
    クト部の接続窓を形成してイオンを注入し、 上記（ｍ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｎ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部位に第２
    導電型のイオンを注入し、上記（ｏ）の工程で各領域の
    接続窓の形成と同時に抵抗及びキャパシター領域の接続
    窓を形成し、上記（ｐ）の工程時に上記の窓を通じて導
    体層に接続し、 上記（ｑ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  5. （５）第１導電型のシリコン基板上に第１及び第２ＭＯ
    Ｓ電界効果トランジスタと第１及び第２バイポーラトラ
    ンジスタを具備するｂｉ−ＣＭＯＳ半導体装置の製造方
    法が下記の工程からなっていることを特徴とするｂｉ−
    ＣＭＯＳ半導体装置の製造方法。 （ａ）上記のシリコン基板上の所定部位に第１ＭＯＳ電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 （ｂ）上記のシリコン基板上に各素子間の分離のため、
    上記各素子の形成領域を除外した所定の領域に形成する
    第１酸化膜層と第１酸化膜層の下部に第１導電型のチャ
    ネルストッパー領域を形成する工程 （ｃ）上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート酸化膜層を形成するために上記の基板表面の全
    面に第２酸化膜層を形成する工程（ｄ）上記の第２酸化
    膜層の上部に第１多結晶シリコン層を形成し、その全面
    に第２導電型にてドーピングした後、第１及び第２基板
    領域の上部に第１及び第２ＭＯＳ電界効果トランジスタ
    のゲートを形成するために第１多結晶シリコン層をエッ
    チングする工程 （ｅ）上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 （ｆ）第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２ＭＯＳ電界効果トランジスタのソ
    ース及びドレイン領域を形成するために第２導電型のイ
    オンを注入する工程（ｇ）第１基板領域の第１ＭＯＳ電
    界効果トランジスタのソース及びドレイン領域、第２基
    板領域の第２ＭＯＳ電界効果トランジスタの基板の接続
    領域、第３基板領域の第１バイポーラトランジスタのベ
    ースの接続領域、第４基板領域の第２バイポーラトラン
    ジスタのベースの接続領域を形成するために第１導電型
    のイオンを注入する工程 （ｈ）基板上部の全面に第５酸化膜層を形成した後、（
    ｆ）及び（ｇ）の工程でイオン注入された不純物の活性
    化と上記の第５酸化膜層の密度を高めるための熱処理工
    程 （ｉ）第３基板領域の所定部位に第１バイポーラトラン
    ジスタのエミッター領域の形成のために窓を形成し、上
    記の窓にて第２導電型のイオンを注入する工程 （ｊ）基板全面に第２多結晶シリコン層を形成した後第
    ３基板領域の上部の所定部位に第１バイポーラトランジ
    スタの多結晶シリコンのエミッター領域の接続部を形成
    するために第２多結晶シリコン層をエッチングする工程 （ｋ）上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板全面に第６酸化膜層を形成した後上記
    のイオン注入された不純物の活性化と上記の第６酸化膜
    層の密度を高めるための熱処理工程 （ｌ）第１及び第２ＭＯＳ電界効果トランジスタのソー
    ス及びドレイン領域と、第１及び第２バイポーラトラン
    ジスタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２ＭＯＳ電界効果トランジスタの基板領
    域の接続領域との接続のための窓を形成する工程 （ｍ）上記の窓を通じて導体層に接続する工程（ｎ）保
    護膜層を上記の基板全面に塗布し、導線熔接のためのパ
    ッドを露出する工程
  6. （６）上記（ｂ）の工程で上記の各素子の領域のように
    キャパシター領域が形成される領域を除外した所定の領
    域に第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成し、上記（ｂ）の工程後
    に上記のキャパシター領域にキャパシターの下部電極を
    形成するためにイオンを注入し、 上記（ｃ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート酸化膜の形成と同時に上記のキャ
    パシターの下部電極の上部に第２酸化膜層の誘電体層を
    形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲート形成と同時に上
    記のキャパシターの上部電極を形成し、上記（ｅ）の工
    程後に上記のキャパシターの下部電極の接続領域を形成
    し、 上記（ｌ）の工程で各領域の接続窓の形成と同時にキャ
    パシター領域の接続窓を形成し、 上記（ｍ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｎ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  7. （７）上記（ｂ）の工程で上記の各素子の領域のように
    抵抗領域の基板接続領域が形成される領域を除外した所
    定の領域に第１酸化膜層と第１酸化膜層の下部に第１導
    電型のチャネルストッパー領域を形成し、 上記（ｅ）の工程後に上記の抵抗の基板接続領域を形成
    し、 上記（ｆ）の工程で上記各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記（ｉ）の工程で上記の第１バイポーラトランジスタ
    のエミッター領域の形成のために窓を形成してイオンを
    注入すると同時に上記の抵抗領域のバッティングコンタ
    クト部の接続窓を形成してイオンを注入し、 上記（ｊ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｋ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部に第２導
    電型のイオンを注入し、 上記（ｌ）の工程で各領域の接続窓の形成と同時に抵抗
    領域の接続窓を形成し、 上記（ｍ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｎ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  8. （８）上記（ｂ）の工程で上記各素子の領域のようにキ
    ャパシター領域と抵抗領域の基板接続領域が形成される
    領域を除外した所定の領域に第１酸化膜層と第１酸化膜
    層の下部に第１導電型のチャネルストッパー領域を形成
    し、 上記（ｂ）の工程後に上記のキャパシター領域にキャパ
    シターの下部電極を形成するためにイオンを注入し、 上記（ｃ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート酸化膜の形成と同時に上記のキャ
    パシターの下部電極の上部に第２酸化膜層の誘電体層を
    形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲート形成と同時に上
    記のキャパシターの上部電極を形成し、上記（ｅ）の工
    程後に上記のキャパシターの下部電極の接続領域と抵抗
    の基板接続領域を形成し、上記（ｆ）の工程で上記の各
    素子のイオン注入領域の形成と同時に上記の抵抗の基板
    接続領域の下部にイオン注入領域を形成し、 上記（ｉ）の工程で上記の第１バイポーラトランジスタ
    のエミッター領域の形成のために窓を形成してイオンを
    注入すると同時に上記の抵抗領域のバッティングコンタ
    クト部の接続窓を形成してイオンを注入し、 上記（ｊ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｋ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部に第２導
    電型のイオンを注入し、 上記（ｌ）の工程で各領域の接続窓の形成と同時に抵抗
    及びキャパシター領域の接続窓を形成し、上記（ｍ）の
    工程時に上記の窓を通じて導体層に接続し、 上記（ｎ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  9. （９）第１導電型のシリコン基板上に第１及び第２ＭＯ
    Ｓ電界効果トランジスタと第１及び第２バイポーラトラ
    ンジスタを具備するｂｉ−ＣＭＯＳ半導体装置の製造方
    法が下記の工程からなっていることを特徴とするｂｉ−
    ＣＭＯＳ半導体装置の製造方法。 （ａ）上記のシリコン基板上の所定部位に第１ＭＯＳ電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 （ｂ）上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 （ｃ）上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート酸化膜層を形成するために上記の基板表面の全
    面に第２酸化膜層を形成する工程（ｄ）上記の第２酸化
    膜層の上部に第１多結晶シリコン層を形成し、その全面
    に第２導電型にてドーピングした後第１及び第２基板領
    域の上部に第１及び第２ＭＯＳ電界効果トランジスタの
    ゲートを形成するために第１多結晶シリコン層をエッチ
    ングする工程 （ｅ）上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 （ｆ）上記の基板上の第２ＭＯＳ電界効果トランジスタ
    が形成される第２基板領域に第２ＭＯＳ電界効果トラン
    ジスタの第１ソース及びドレイン領域を形成するために
    第２導電型のイオンを注入する工程 （ｇ）上記の基板表面の全面に第３酸化膜層と第４酸化
    膜層を順次形成する工程 （ｈ）別途のマスクなしに上記の第３及び第４酸化膜層
    をエッチングして上記の第１及び第２基板の領域上の第
    １及び第２ＭＯＳ電界効果トランジスタのゲート側壁に
    酸化膜スペーサーを形成する工程 （ｉ）第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２ＭＯＳ電界効果トランジスタの第
    ２ソース及びドレイン領域を形成するために第２導電型
    のイオンを注入する工程（ｊ）第１基板領域の第１ＭＯ
    Ｓ電界効果トランジスタのソース及びドレイン領域、第
    ２基板領域の第２ＭＯＳ電界効果トランジスタの基板の
    接続領域、第３基板領域の第１バイポーラトランジスタ
    のベースの接続領域、第４基板領域の第２バイポーラト
    ランジスタのベースの接続領域を形成するために第１導
    電型のイオンを注入する工程 （ｋ）基板上部の企画に第５酸化膜層を形成した後（ｉ
    ）及び（ｊ）の工程でイオン注入された不純物の活性化
    と上記の第５酸化膜層の密度を高めるための熱処理工程
    をし、第１バイポーラトランジスタのエミッター接続領
    域の窓を形成する工程 （ｌ）基板の全面に第２多結晶シリコン層を形成した後
    第３基板領域の上部の所定部位に第１バイポーラトラン
    ジスタの多結晶シリコンのエミッター領域の接続部を形
    成するために第２多結晶シリコン層をエッチングする工
    程 （ｍ）上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板の全面に第６酸化膜層を形成した後上
    記のイオン注入された不純物が活性化して第１バイポー
    ラトランジスタのエミッター領域を形成すると同時に上
    記の第６酸化膜層の密度を高めるための熱処理をする工
    程 （ｎ）第１及び第２ＭＯＳ電界効果トランジスタのソー
    ス及びドレイン領域と、第１及び第２バイポーラトラン
    ジスタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２ＭＯＳ電界効果トランジスタの基板領
    域の接続領域との接続のための窓を形成する工程 （ｏ）上記の窓を通じて導体層に接続する工程（ｐ）保
    護膜層を上記の基板の全面に塗布し、導線熔接のための
    パッドを露出する工程
  10. （１０）上記（ｂ）の工程で上記各素子の領域のように
    キャパシター領域が形成される領域を除外した所定の領
    域に第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成し、上記（ｂ）の工程後
    に上記のキャパシター領域にキャパシターの下部電極を
    形成するためにイオンを注入し、 上記（ｃ）の工程時に上記の第１及び第２ＭＯＳ電界効
    果トランジスタのゲート酸化膜の形成と同時に上記のキ
    ャパシターの下部電極の上部に第２酸化膜層の誘電体層
    を形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲート形成と同時に上
    記のキャパシターの上部に電極を形成し、上記（ｈ）の
    工程で上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート側壁の酸化膜スペーサーの形成と同時に上記の
    キャパシターの下部電極の接続領域を形成し、 上記（ｎ）の工程で各領域の接続窓の形成と同時に上記
    のキャパシター領域の接続窓を形成し、上記（ｏ）の工
    程時に窓を通じて導体層に接続し、上記（ｐ）の工程時
    に保護膜層を塗布し、導線熔接のためのパッドを露出す
    ること、 を特徴とする請求項（９）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  11. （１１）上記（ｂ）の工程で上記各素子の領域のように
    抵抗領域の基板接続領域が形成される領域を除外した所
    定の領域に第１酸化膜層と第１酸化膜層の下部に第１導
    電型のチャネルストッパー領域を形成し、 上記（ｈ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート側壁の酸化膜スペーサーの形成と
    同時に上記の抵抗の基板接続領域を形成し、 上記（ｉ）の工程で上記各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記（ｋ）の工程で上記の第１バイポーラトランジスタ
    のエミッター接続領域の窓を形成すると同時に上記の抵
    抗領域のバッティングコンタクト部の接続窓を形成し、 上記（ｌ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター領域の接続部形成と同時
    に抵抗領域の高抵抗部位とバッティングコンタクト部位
    と低抵抗部位を形成し、 上記（ｍ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部位に第２
    導電型のイオンを注入し、上記（ｎ）の工程で各領域の
    接続窓の形成と同時に抵抗領域の接続窓を形成し、 上記（ｏ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｐ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（９）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  12. （１２）上記（ｂ）の工程で上記各素子の領域のように
    キャパシター領域と抵抗の基板接続領域が形成される領
    域を除外した所定の領域に第１酸化膜層と第１酸化膜層
    の下部に第１導電型のチャネルストッパー領域を形成し
    、 上記（ｂ）の工程後に上記のキャパシター領域にキャパ
    シターの下部電極を形成するためにイオンを注入し、 上記（ｃ）の工程時に上記の第１及び第２ＭＯＳ電界効
    果トランジスタのゲート酸化膜の形成と同時に上記のキ
    ャパシターの下部電極の上部に第２酸化膜層の誘電体層
    を形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲート形成と同時に上
    記のキャパシターの上部電極を形成し、上記（ｈ）の工
    程で上記の第１及び第２ＭＯＳ電界効果トランジスタの
    ゲート側壁の酸化膜スペーサーの形成と同時に上記のキ
    ャパシターの下部電極の接続領域と抵抗の基板接続領域
    を形成し、 上記（ｉ）の工程で上記の各素子のイオン注入領域の形
    成と同時に上記の抵抗の基板接続領域の下部にイオン注
    入領域を形成し、 上記（ｋ）の工程で上記の第１バイポーラトランジスタ
    のエミッター接続領域の窓を形成すると同時に上記の抵
    抗領域のバッティングコンタクト部の接続窓を形成し、 上記（ｌ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター領域の接続部形成と同時
    に抵抗領域の高抵抗部位とバッティングコンタクト部位
    と低抵抗部位を形成し、 上記（ｍ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部位に第２
    導電型のイオンを注入し、上記（ｎ）の工程で各領域の
    接続窓の形成と同時に抵抗及びキャパシター領域の接続
    窓を形成し、上記（ｏ）の工程時に上記の各窓を通じて
    導体層に接続し、 上記（ｐ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（９）記載のｂｉ−ＣＭＯＳ半導体
    装置の製造方法。
  13. （１３）第１導電型のシリコン基板上に第１及び第２Ｍ
    ＯＳ電界効果トランジスタと第１及び第２バイポーラト
    ランジスタを具備するｂｉ−ＣＭＯＳ半導体装置の製造
    方法が下記の工程からなっていることを特徴とするｂｉ
    −ＣＭＯＳ半導体装置の製造方法。 （ａ）上記のシリコン基板上の所定部位に第１ＭＯＳ電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 （ｂ）上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 （ｃ）上記の第１及び第２ＭＯＳ電界効果トランジスタ
    のゲート酸化膜層を形成するために上記の基板表面の全
    面に第２酸化膜層を形成する工程（ｄ）上記の第２酸化
    膜層の上部に第１多結晶シリコン層を形成し、その全面
    に第２導電型にてドーピングした後第１及び第２基板領
    域の上部に第１及び第２ＭＯＳ電界効果トランジスタの
    ゲートを形成するために第１多結晶シリコン層をエッチ
    ングする工程 （ｅ）上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 （ｆ）第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２ＭＯＳ電界効果トランジスタのソ
    ース及びドレイン領域を形成するために第２導電型のイ
    オンを注入する工程（ｇ）第１基板領域の第１ＭＯＳ電
    界効果トランジスタのソース及びドレイン領域、第２基
    板領域の第２ＭＯＳ電界効果トランジスタの基板の接続
    領域、第３基板領域の第１バイポーラトランジスタのベ
    ースの接続領域、第４基板領域の第２バイポーラトラン
    ジスタのベースの接続領域を形成するために第１導電型
    のイオンを注入する工程 （ｈ）基板上部の全面に第５酸化膜層を形成した後（ｆ
    ）及び（ｇ）の工程でイオン注入された不純物の活性化
    と上記の第５酸化膜層の密度を高めるために熱処理工程
    をし、第１バイポーラトランジスタのエミッターの接続
    領域の窓を形成する工程 （ｉ）基板の全面に第２多結晶シリコン層を形成した後
    第３基板領域の上部の所定部位に第１バイポーラトラン
    ジスタの多結晶シリコンのエミッター領域の接続部を形
    成するために第２多結晶シリコン層をエッチングする工
    程 （ｊ）上記の第３基板領域の第１バイポーラトランジス
    タのエミッター接続部の第２多結晶シリコンに第２導電
    型のイオンを注入し、上記の基板全面に第６酸化膜層を
    形成した後上記のイオン注入された不純物を活性化して
    第１バイポーラトランジスタのエミッター領域を形成す
    ると同時に上記の第６酸化膜層の密度を高めるために熱
    処理をする工程 （ｋ）第１及び第２ＭＯＳ電界効果トランジスタのソー
    ス及びドレイン領域と、第１及び第２バイポーラトラン
    ジスタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２ＭＯＳ電界効果トランジスタの基板領
    域の接続領域との接続のための窓を形成する工程 （ｌ）上記の窓を通じて導体層に接続する工程（ｍ）保
    護膜層を上記の基板の全面に形成し、導線熔接のための
    パッドを露出する工程
  14. （１４）上記（ｂ）の工程で上記各素子の領域のように
    キャパシター領域が形成される領域を除外した所定の領
    域に第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成し、上記（ｂ）の工程後
    に上記のキャパシター領域にキャパシターの下部電極を
    形成するためにイオンを注入し、 上記（ｃ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート酸化膜の形成と同時に上記のキャ
    パシターの下部電極の上部に第２酸化膜層の誘電体層を
    形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲートの形成と同時に
    上記のキャパシターの上部電極を形成し、上記（ｅ）の
    工程後に上記のキャパシターの下部電極の接続領域を形
    成し、 上記（ｌ）の工程で各領域の接続窓の形成と当時にキャ
    パシター領域の接続窓を形成し、 上記（ｍ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｎ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１３）記載のｂｉ−ＣＭＯＳ半導
    体装置の製造方法。
  15. （１５）上記（ｂ）の工程で上記各素子の領域のように
    抵抗の基板接続領域が形成される領域を除外した所定の
    領域に第１酸化膜層と第１酸化膜層の下部に第１導電型
    のチャネルストッパー領域を形成し、上記（ｅ）の工程
    後に上記の抵抗の基板接続領域を形成し、 上記（ｆ）の工程で上記各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記（ｉ）の工程で上記の第１バイポーラトランジスタ
    のエミッター接続領域の窓を形成すると同時に上記の抵
    抗領域のバッティングコンタクト部の接続窓を形成し、 上記（ｊ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｋ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部のように上記の抵
    抗領域のバッティングコンタクト部と低抵抗部位に第２
    導電型のイオンを注入し、上記（ｌ）の工程で各領域の
    接続窓の形成と同時に抵抗領域の接続窓を形成し、 上記（ｍ）の工程時に上記の窓を通じて導体層に接続し
    、 上記（ｎ）の工程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１３）記載のｂｉ−ＣＭＯＳ半導
    体装置の製造方法。
  16. （１６）上記（ｂ）の工程で上記の各素子の領域のよう
    にキャパシター領域と抵抗の基板接続領域が形成される
    領域を除外した所定の領域に第１酸化膜層と第１酸化膜
    層の下部に第１導電型のチャネルストッパー領域を形成
    し、 上記（ｂ）の工程後に上記のキャパシター領域にキャパ
    シターの下部電極を形成するためにイオンを注入し、 上記（ｃ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタのゲート酸化膜の形成と同時に上記のキャ
    パシターの下部電極の上部に第２酸化膜層の誘電体層を
    形成し、 上記（ｄ）の工程で上記の第１及び第２ＭＯＳ電界効果
    トランジスタの多結晶シリコンのゲートの形成と同時に
    上記のキャパシターの上部電極を形成し、上記（ｅ）の
    工程後に上記のキャパシターの下部電極の接続領域と抵
    抗の基板接続領域を形成し、上記（ｆ）の工程で上記の
    各素子のイオン注入領域を形成すると同時に上記の抵抗
    の基板接続領域の下部にイオン注入領域を形成し、 上記（ｉ）の工程で上記の第１バイポーラトランジスタ
    のエミッター接続領域の窓を形成すると同時に上記の抵
    抗領域のバッティングコンタクト部の接続窓を形成し、 上記（ｊ）の工程で上記の第１バイポーラトランジスタ
    の多結晶シリコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記（ｋ）の工程で、上記の第１バイポーラトランジス
    タの多結晶シリコンのエミッター接続部のように上記の
    抵抗領域のバッティングコンタクト部と低抵抗部位に第
    ２導電型のイオンを注入し、上記（ｌ）の工程で各領域
    の接続窓の形成と同時に抵抗及びキャパシター領域の接
    続窓を形成し、上記（ｍ）の行程時に上記の窓を通じて
    導体層に接続し、 上記（ｎ）の行程時に保護膜層を塗布し、導線熔接のた
    めのパッドを露出すること、 を特徴とする請求項（１３）のｂｉ−ＣＭＯＳ半導体装
    置の製造方法。
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