JPH01164061A - bi−CMOS半導体装置の製造方法 - Google Patents
bi−CMOS半導体装置の製造方法Info
- Publication number
- JPH01164061A JPH01164061A JP63228906A JP22890688A JPH01164061A JP H01164061 A JPH01164061 A JP H01164061A JP 63228906 A JP63228906 A JP 63228906A JP 22890688 A JP22890688 A JP 22890688A JP H01164061 A JPH01164061 A JP H01164061A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- connection
- oxide film
- film layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 188
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 105
- 239000003990 capacitor Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims description 70
- 150000002500 ions Chemical class 0.000 claims description 60
- 238000005468 ion implantation Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 17
- 238000003466 welding Methods 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 14
- 230000003213 activating effect Effects 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 15
- 239000002184 metal Substances 0.000 abstract description 15
- 150000004767 nitrides Chemical class 0.000 abstract description 9
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 238000007670 refining Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 39
- 238000007796 conventional method Methods 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関するもので、特に単
結晶シリコン半導体基板上にバイポーラトランジスタと
CMOS l−ランジスタとMOSキャパシターと抵抗
とを具備する半導体装置を同一の半導体チップ上に製造
する方法に関するものである。
結晶シリコン半導体基板上にバイポーラトランジスタと
CMOS l−ランジスタとMOSキャパシターと抵抗
とを具備する半導体装置を同一の半導体チップ上に製造
する方法に関するものである。
〈従来の技術と解決しようとする課題〉半導体基板上に
バイポーラトランジスタとCMOSトランジスタとが製
造されている半導体装置を一般にbi−CMOSという
。
バイポーラトランジスタとCMOSトランジスタとが製
造されている半導体装置を一般にbi−CMOSという
。
従来、VLSI級のbi−CMOS技術は高性能メモリ
やロジックのみを口蓋して開発されていたので、高集積
度、高速ロジックの用途に主に適合した。従来、高性能
メモリ及び高性能ロジックのためのbi−CMOS技術
は1986年2月に発行されたrsscc Diges
t of Technical Papers 212
頁及び1986年5月に発行されたCICCTech、
Dig、 68頁に開示されたことがある。
やロジックのみを口蓋して開発されていたので、高集積
度、高速ロジックの用途に主に適合した。従来、高性能
メモリ及び高性能ロジックのためのbi−CMOS技術
は1986年2月に発行されたrsscc Diges
t of Technical Papers 212
頁及び1986年5月に発行されたCICCTech、
Dig、 68頁に開示されたことがある。
しかしながら上記のような従来の技術によって高性能デ
ィジタル及びアナログVLSIi能を同一のチップ上に
具現しようとしても、精密なアナログの機能及び高速、
高集積ディジタル機能を具現するためのMOS素子、バ
イポーラ素子、抵抗、キャパシター等が最適化されて具
備されていないのでその性能及び応用分野が制限されて
きた。
ィジタル及びアナログVLSIi能を同一のチップ上に
具現しようとしても、精密なアナログの機能及び高速、
高集積ディジタル機能を具現するためのMOS素子、バ
イポーラ素子、抵抗、キャパシター等が最適化されて具
備されていないのでその性能及び応用分野が制限されて
きた。
したがって、本発明の目的は、高集積、高性能MOSト
ランジスタの製造と同時に高負荷駆動力及び筋性能のマ
ツチング特性がすぐれる金属エミッター接続型のバイポ
ーラトランジスタと、低電流において高速特性を持つ多
結晶シリコンエミッター接続型のバイポーラ]・ランジ
スクを形成させて高集積の高速ディジタル及び精密なア
ナログに使用することができるbi−CMOS半導体装
置を最小限の工程で製造するbi−CMOS半導体装置
の製造方法を提供することにある。
ランジスタの製造と同時に高負荷駆動力及び筋性能のマ
ツチング特性がすぐれる金属エミッター接続型のバイポ
ーラトランジスタと、低電流において高速特性を持つ多
結晶シリコンエミッター接続型のバイポーラ]・ランジ
スクを形成させて高集積の高速ディジタル及び精密なア
ナログに使用することができるbi−CMOS半導体装
置を最小限の工程で製造するbi−CMOS半導体装置
の製造方法を提供することにある。
一方多結晶シリコンエミッター接続型のバイポーラ素子
の単結晶エミッター領域と多結晶シリコン間の界面が素
子の特性及び回路の特性に及ぼす影響に対しては198
7年6月に発行されたIEEESED−34隘6.13
46〜1353頁及び1986年5月に発行されたSy
mp、 VLSI Tech、 Dig、 Paper
s47〜48真に開示されたことがある。
の単結晶エミッター領域と多結晶シリコン間の界面が素
子の特性及び回路の特性に及ぼす影響に対しては198
7年6月に発行されたIEEESED−34隘6.13
46〜1353頁及び1986年5月に発行されたSy
mp、 VLSI Tech、 Dig、 Paper
s47〜48真に開示されたことがある。
本発明の又他の目的は、MOSキャパシター及び抵抗を
MOS I−ランジスタ及びバイポーラトランジスタと
同一のチップに簡単な工程によって形成することができ
、又これらの連結関係を便利にして最小限の工程で最大
限高性能の素子を得ることができるbi−CMOS半導
体装置の製造方法を提供することにある。
MOS I−ランジスタ及びバイポーラトランジスタと
同一のチップに簡単な工程によって形成することができ
、又これらの連結関係を便利にして最小限の工程で最大
限高性能の素子を得ることができるbi−CMOS半導
体装置の製造方法を提供することにある。
〈実 施 例〉
以下、本発明の実施例を添付図面を参照して詳細に説明
する。
する。
第1図(A)〜(T)及び第1図(A′)〜(T′)は
本発明に係るbi−CMOS半導体装置の製造方法を工
程順に示した断面図である。
本発明に係るbi−CMOS半導体装置の製造方法を工
程順に示した断面図である。
第1図(A)〜(T)及び第1図(八′)〜(T′)は
各々同一基板上における同一工程を示すことに留意しな
ければならない。
各々同一基板上における同一工程を示すことに留意しな
ければならない。
第1図(八)及び第1図(A′)に示したように、通常
の酸化処理工程により、<100>方向の2〜20Ω・
■程度の「シリコン基板」としてのP型車結晶シリコン
基板(以下、基板と称する)1の全面にマスキングのた
めのシリコン酸化膜N2を形成した後、上記のシリコン
酸化膜層2の上部に第1の感光物質3を塗布し、PMO
S I−ランジスタの基板領域(又はウェル)と多結晶
シリコンエミッター接続型NPN )ランジスタと金属
エミッター接続型のNPNトランジスタのコレクター領
域を形成するための窓(Window) 4.5.6
を通常の写真蝕刻方法によって形成して燐等の5価不純
物を160KeV程度の高エネルギーにて線量10′2
〜1(j)4ions/cJ程度でイオン注入すること
によってN型イオン注入領域7.8.9を形成する。
の酸化処理工程により、<100>方向の2〜20Ω・
■程度の「シリコン基板」としてのP型車結晶シリコン
基板(以下、基板と称する)1の全面にマスキングのた
めのシリコン酸化膜N2を形成した後、上記のシリコン
酸化膜層2の上部に第1の感光物質3を塗布し、PMO
S I−ランジスタの基板領域(又はウェル)と多結晶
シリコンエミッター接続型NPN )ランジスタと金属
エミッター接続型のNPNトランジスタのコレクター領
域を形成するための窓(Window) 4.5.6
を通常の写真蝕刻方法によって形成して燐等の5価不純
物を160KeV程度の高エネルギーにて線量10′2
〜1(j)4ions/cJ程度でイオン注入すること
によってN型イオン注入領域7.8.9を形成する。
その後、第1図(B)及び第1図(D′)に示したよう
に上記の燐等の5価不純物のイオン注入時にマスクとし
て使用された第1の感光物質3を除去した後1000℃
〜1200℃の酸素及び窒素雰囲気内で上記のN型イオ
ン注入領域7.8.9を活性化して拡散させ、深さ約2
.5μmのN型第1基板領域10、N型第3基板領域1
1、N型第4基板領域12を形成する。又、上記の第1
基板領域10と第3基板領域11との間の基板1は以後
の工程でNHO2)ランジスタが形成される第2基板領
域である。
に上記の燐等の5価不純物のイオン注入時にマスクとし
て使用された第1の感光物質3を除去した後1000℃
〜1200℃の酸素及び窒素雰囲気内で上記のN型イオ
ン注入領域7.8.9を活性化して拡散させ、深さ約2
.5μmのN型第1基板領域10、N型第3基板領域1
1、N型第4基板領域12を形成する。又、上記の第1
基板領域10と第3基板領域11との間の基板1は以後
の工程でNHO2)ランジスタが形成される第2基板領
域である。
その後、上記の基板1上のシリコン酸化膜層2をすべて
除去した後上記の基板1の表面上に厚さ500人程度の
酸化膜層13を形成し、この酸化膜層13の上部には通
常の低圧CVD(Low Pressure Chem
ical Vapor Deposition)方法に
よって5i3Naの窒化膜層14を厚さ1500人程度
で形成する。酸化膜層13と窒化膜層14とで構成され
るマスキング層は以後の酸化工程においてこのマスキン
グ層の下部の基板1の表面のシリコンの酸化を防止する
役割をする。
除去した後上記の基板1の表面上に厚さ500人程度の
酸化膜層13を形成し、この酸化膜層13の上部には通
常の低圧CVD(Low Pressure Chem
ical Vapor Deposition)方法に
よって5i3Naの窒化膜層14を厚さ1500人程度
で形成する。酸化膜層13と窒化膜層14とで構成され
るマスキング層は以後の酸化工程においてこのマスキン
グ層の下部の基板1の表面のシリコンの酸化を防止する
役割をする。
上記の酸化膜層13と窒化膜層14とで構成されたマス
キング層の上部には第2の感光物質15が通常の方法に
よって形成される。この感光物質15は、「第1 MO
S電解効果トランジスタ」としてのPMOS FETが
形成されるN型第1基板領域10の接続領域部分100
とPMOS FETが形成される領域1(j)、「第2
MOS電解効果トランジスタ」としてのNHO2FE
Tが形成される領域102と上記の第2基板領域の接続
領域103、そしてNPNI−ランジスタが形成される
領域104と105、MOSキャパシターの形成領域1
06と抵抗領域107及び接続領域108を覆っている
。
キング層の上部には第2の感光物質15が通常の方法に
よって形成される。この感光物質15は、「第1 MO
S電解効果トランジスタ」としてのPMOS FETが
形成されるN型第1基板領域10の接続領域部分100
とPMOS FETが形成される領域1(j)、「第2
MOS電解効果トランジスタ」としてのNHO2FE
Tが形成される領域102と上記の第2基板領域の接続
領域103、そしてNPNI−ランジスタが形成される
領域104と105、MOSキャパシターの形成領域1
06と抵抗領域107及び接続領域108を覆っている
。
そして第2の感光物質15をエツチングマスクにして第
1図fC)及び第1図(G′)の上部の窒化膜層14中
のマスクされずに露出された窒化膜層をエツチングした
後、上記の第2の感光物質15を除去する。
1図fC)及び第1図(G′)の上部の窒化膜層14中
のマスクされずに露出された窒化膜層をエツチングした
後、上記の第2の感光物質15を除去する。
その後、素子間の電気的な隔離のために第3の感光物質
16を第1図(D)及び第1図(D′)のように形成さ
せ、硼素等の3価不純物の元素を30KeV程度の低エ
ネルギーにて線量10′2〜1(j)4ions/ c
IINでイオン注入することによりP型イオン注入領域
17を形成し、その後筒3の感光物質16を除去して「
第1酸化膜層」としての酸化膜層18を第1図(E)及
び第1図(E′)のように形成する。
16を第1図(D)及び第1図(D′)のように形成さ
せ、硼素等の3価不純物の元素を30KeV程度の低エ
ネルギーにて線量10′2〜1(j)4ions/ c
IINでイオン注入することによりP型イオン注入領域
17を形成し、その後筒3の感光物質16を除去して「
第1酸化膜層」としての酸化膜層18を第1図(E)及
び第1図(E′)のように形成する。
この時の酸化工程においてはマスキング層としての酸化
膜Ji13及び窒化膜層14の下部の基板lの表面には
酸化膜が成長せずに上記のマスキング層にて保護されな
かった領域の基板1に酸化膜が成長する。
膜Ji13及び窒化膜層14の下部の基板lの表面には
酸化膜が成長せずに上記のマスキング層にて保護されな
かった領域の基板1に酸化膜が成長する。
又、上記のイオン注入領域17が活性化されて、第1図
(E)及び第1図(E′)のように素子間のチャネル形
成を防止する高温度P1の「チャネルストッパー領域」
としてのチャネル防止領域19が形成される。
(E)及び第1図(E′)のように素子間のチャネル形
成を防止する高温度P1の「チャネルストッパー領域」
としてのチャネル防止領域19が形成される。
上記のように酸化膜層18を成長させてからマスクの使
用なしに通常の窒化膜のエツチング方法にて窒化膜層1
4を除去した後、基板1の表面を精製をするための熱処
理犠牲酸化工程を進行して犠牲酸化膜層(sacrif
icial oxide 1ayer) 20を作る。
用なしに通常の窒化膜のエツチング方法にて窒化膜層1
4を除去した後、基板1の表面を精製をするための熱処
理犠牲酸化工程を進行して犠牲酸化膜層(sacrif
icial oxide 1ayer) 20を作る。
その後、受動素子であるMOSキャパシターの形成のた
めの第4の感光物質21を第1図(G)及び第1図(G
′)のように形成させ、?lOSキャパシターの部位1
09に砒素等の5価不純物の元素を線11 O”〜l
(j)6tons/co!程度でイオン注入してN型イ
オン注入領域22を形成した後筒4の感光物質21を除
去する。
めの第4の感光物質21を第1図(G)及び第1図(G
′)のように形成させ、?lOSキャパシターの部位1
09に砒素等の5価不純物の元素を線11 O”〜l
(j)6tons/co!程度でイオン注入してN型イ
オン注入領域22を形成した後筒4の感光物質21を除
去する。
その後、基板1上部の薄い犠牲酸化膜層20をマスクの
使用なしに肝溶液でエツチングすると、酸化膜層18は
上記の薄い犠牲酸化膜層20の厚さ分だけエツチングさ
れて新たな酸化膜層になり、酸化膜[18が形成されて
いない残りの部分は基板1が露出される。
使用なしに肝溶液でエツチングすると、酸化膜層18は
上記の薄い犠牲酸化膜層20の厚さ分だけエツチングさ
れて新たな酸化膜層になり、酸化膜[18が形成されて
いない残りの部分は基板1が露出される。
その後、露出された基板1に更に一〇S素子のゲート酸
化膜の形成及びキャパシターの誘電体のための「第2酸
化膜層」としての酸化膜N23を200〜500人程度
の厚さで通常の熱処理酸化工程の方法によって第1図(
H)及び第1図(H′)のように形成する。
化膜の形成及びキャパシターの誘電体のための「第2酸
化膜層」としての酸化膜N23を200〜500人程度
の厚さで通常の熱処理酸化工程の方法によって第1図(
H)及び第1図(H′)のように形成する。
この時、上記の第1図(G)及び第1図(G′)の工程
でイオン注入された領域22が活性化されて第1図(H
′)のようにMOSキャパシターの電極領域24を形成
する。
でイオン注入された領域22が活性化されて第1図(H
′)のようにMOSキャパシターの電極領域24を形成
する。
その後、NMOS PETとPMOS FETとのスレ
ショルド電圧(threshold voltage)
を調節するために基板1の全面に硼素等の3価不純物の
元素を30KeV程度の低エネルギーにて線量1(j)
〜1(j)3ions/ctlr程度でイオン注入する
。
ショルド電圧(threshold voltage)
を調節するために基板1の全面に硼素等の3価不純物の
元素を30KeV程度の低エネルギーにて線量1(j)
〜1(j)3ions/ctlr程度でイオン注入する
。
その後、MOS l−ランジスタのゲート電極の物質
と連結素子の物質、そしてキャパシター誘電体の上部に
一定の面積を持つ電極板の物質として利用される「第1
多結晶シリコン層」としての1次多結晶シリコン25を
通常の方法によってシリコンのすべての表面に形成させ
た後、1次多結晶シリコン層25の抵抗を低くするため
に通常の方法によって燐等の5価不純物の元素を浸透さ
せる。例えば、900℃でPOCi3を使用して1次多
結シリコンの抵抗を20Ω/口程度にする。
と連結素子の物質、そしてキャパシター誘電体の上部に
一定の面積を持つ電極板の物質として利用される「第1
多結晶シリコン層」としての1次多結晶シリコン25を
通常の方法によってシリコンのすべての表面に形成させ
た後、1次多結晶シリコン層25の抵抗を低くするため
に通常の方法によって燐等の5価不純物の元素を浸透さ
せる。例えば、900℃でPOCi3を使用して1次多
結シリコンの抵抗を20Ω/口程度にする。
その後、第1図(1)及び第1図(ビ)に示したように
、PMOS FETのゲート上部の多結晶シリコン層の
領域110、NMOS FETのゲート上部の多結晶シ
リコン層の領域111、キャパシター誘電体層の上部の
電極板の領域の多結晶シリコンN112、連結素子の領
域の多結晶シリコン層の領域即ち以後の工程で2次多結
晶シリコンと接続する部位である1次多結晶シリコン領
域113を残すようにするために第5の感光物質26を
形成させ、多結晶シリコン層25を通常の蝕刻方法によ
って除去した後筒5の感光物質26を通常の方法によっ
て除去する。
、PMOS FETのゲート上部の多結晶シリコン層の
領域110、NMOS FETのゲート上部の多結晶シ
リコン層の領域111、キャパシター誘電体層の上部の
電極板の領域の多結晶シリコンN112、連結素子の領
域の多結晶シリコン層の領域即ち以後の工程で2次多結
晶シリコンと接続する部位である1次多結晶シリコン領
域113を残すようにするために第5の感光物質26を
形成させ、多結晶シリコン層25を通常の蝕刻方法によ
って除去した後筒5の感光物質26を通常の方法によっ
て除去する。
その後、バイポーラトランジスタのベース領域形成のた
めの第6の感光物質27を第1図(j)及び第1図(j
′)のように形成させ、硼素等の3価不純物の元素をエ
ネルギー約70KeV程度にて線量I X 10”〜5
X l O” 1ons/cni程度でイオン注入し
て非補償型(Non−Compensa ted)のエ
ミッター領域を形成するためのP型の「ベース領域」と
しての活性ベース領域28を形成し、マスキング膜とし
て使用された第6の感光物質27を除去してから活性ベ
ース領域28に注入された硼素等の3価不純物を活性化
させるための熱処理工程を通常の方法で行う。
めの第6の感光物質27を第1図(j)及び第1図(j
′)のように形成させ、硼素等の3価不純物の元素をエ
ネルギー約70KeV程度にて線量I X 10”〜5
X l O” 1ons/cni程度でイオン注入し
て非補償型(Non−Compensa ted)のエ
ミッター領域を形成するためのP型の「ベース領域」と
しての活性ベース領域28を形成し、マスキング膜とし
て使用された第6の感光物質27を除去してから活性ベ
ース領域28に注入された硼素等の3価不純物を活性化
させるための熱処理工程を通常の方法で行う。
その後、第1図(に)及び第1図(K′)のようにシリ
コン表面の上部にL D D (Lightly Do
ped Drain)用の第7の感光物質29を形成し
て燐等の5価不純物の元素を線ffl 10 ”〜10
” tons/cI11で3QKeV程度のエネルギ
ーにてNMOS FETのソースとドレインの領域のみ
にイオン注入し、低濃度のドープドレイン(LDD)類
型のNMOS FETの「第1ソース及びドレイン領域
」としてのソース及びドレイン領域30を形成する。
コン表面の上部にL D D (Lightly Do
ped Drain)用の第7の感光物質29を形成し
て燐等の5価不純物の元素を線ffl 10 ”〜10
” tons/cI11で3QKeV程度のエネルギ
ーにてNMOS FETのソースとドレインの領域のみ
にイオン注入し、低濃度のドープドレイン(LDD)類
型のNMOS FETの「第1ソース及びドレイン領域
」としてのソース及びドレイン領域30を形成する。
低濃度のソース及びドレイン領域30を形成した後第7
感光物質29を除去してから900℃程度の温度で通常
の方法によって熱処理酸化工程を進行し、500人程度
の「第3酸化膜層」としての酸化膜層31を1次多結晶
シリコン25上に形成させ、シリコンのすべての表面の
上部に第1図(L)及び第1図(L′)に示しているよ
うに通常のCVD方法によって「第4酸化膜層」として
の酸化膜層32を形成する。
感光物質29を除去してから900℃程度の温度で通常
の方法によって熱処理酸化工程を進行し、500人程度
の「第3酸化膜層」としての酸化膜層31を1次多結晶
シリコン25上に形成させ、シリコンのすべての表面の
上部に第1図(L)及び第1図(L′)に示しているよ
うに通常のCVD方法によって「第4酸化膜層」として
の酸化膜層32を形成する。
その後、上記の熱処理酸化工程で形成された酸化膜層3
1と、CVD方法によって形成された酸化膜層32を通
常の乾式の蝕刻方法を使用して処理することにより第1
図(M)及び第1図(M′)に図示したようにNMOS
)ランジスタのゲート電極の側壁とPMOS )ラン
ジスタのゲート電極の側壁の酸化膜層スペーサー33.
34を形成すると共にMOSキャパシターの下部電極の
接続領域114と抵抗の基板接続の領域115を形成す
る。
1と、CVD方法によって形成された酸化膜層32を通
常の乾式の蝕刻方法を使用して処理することにより第1
図(M)及び第1図(M′)に図示したようにNMOS
)ランジスタのゲート電極の側壁とPMOS )ラン
ジスタのゲート電極の側壁の酸化膜層スペーサー33.
34を形成すると共にMOSキャパシターの下部電極の
接続領域114と抵抗の基板接続の領域115を形成す
る。
上記の酸化膜スペーサー33は以後の工程でLDDJI
造のNMOS )ランジスタの高濃度ソース及びドレイ
ン領域形成のためのイオン注入工程でのマスクになりv
LDD構造のNMOS )ランジスタになるようにする
。
造のNMOS )ランジスタの高濃度ソース及びドレイ
ン領域形成のためのイオン注入工程でのマスクになりv
LDD構造のNMOS )ランジスタになるようにする
。
その後、第1図(N)及び第1図(N′)のようにシリ
コン表面の上部に第8の感光物質35を形成させ、砒素
等の5価不純物の元素を線量10重4〜1(j)bio
ns/cjで40〜80KeV程度のエネルギーにてイ
オン注入し、PMOS PETの第1基板領域10の接
続領域36、NHO2FISTの上記第2基板領域の「
第2ソース及びドレイン領域」としてのソース及びドレ
イン領域37、「第2バイポーラトランジスタ」として
の金属エミッター接続型のNPNトランジスタのエミッ
ター領域38、「第1バイポーラトランジスタ」として
の多結晶シリコンエミッター接続型のNPN)ランジス
タの第3基板領域11のコレクター接続領域39、そし
て金属エミッター接続型のNPN l−ランジスタの第
4基板領域12のコレクター接続領域40、そして抵抗
の下部領域41を形成した後、第8の感光物質35を除
去する。
コン表面の上部に第8の感光物質35を形成させ、砒素
等の5価不純物の元素を線量10重4〜1(j)bio
ns/cjで40〜80KeV程度のエネルギーにてイ
オン注入し、PMOS PETの第1基板領域10の接
続領域36、NHO2FISTの上記第2基板領域の「
第2ソース及びドレイン領域」としてのソース及びドレ
イン領域37、「第2バイポーラトランジスタ」として
の金属エミッター接続型のNPNトランジスタのエミッ
ター領域38、「第1バイポーラトランジスタ」として
の多結晶シリコンエミッター接続型のNPN)ランジス
タの第3基板領域11のコレクター接続領域39、そし
て金属エミッター接続型のNPN l−ランジスタの第
4基板領域12のコレクター接続領域40、そして抵抗
の下部領域41を形成した後、第8の感光物質35を除
去する。
本発明の上記の実施例においては第7の感光物質29を
使用して選択的にLDDイオンを注入した後NPN l
−ランジスタを形成したが、NPN トランジスタのベ
ース濃度がLDDイオンの注入によって大きな影響を受
けない程高い場合には、第7の感光物質29を形成しな
いでLDDイオンを注入してLDD構造のNPN)ラン
ジスタを形成することができる。
使用して選択的にLDDイオンを注入した後NPN l
−ランジスタを形成したが、NPN トランジスタのベ
ース濃度がLDDイオンの注入によって大きな影響を受
けない程高い場合には、第7の感光物質29を形成しな
いでLDDイオンを注入してLDD構造のNPN)ラン
ジスタを形成することができる。
その後、第1図(o)及び第1図(o′)のように基板
表面の上部に第9の感光物質42を形成して硼素等の3
価不純物を線量10 ”〜10 ” tons/−で3
0KeV程度の低エネルギーにてイオン注入し、PMO
S PETのソース及びドレイン領域43、NHO2F
ETの基板1の接続S’J域44、多結晶シリコンエミ
ッター接続型のバイポーラNPN l−ランジスタのベ
ース領域28の接続領域45、そして金属エミッター接
続型NPN l−ランジスタのベース領域28の接続領
域46を形成し、第9の感光物質42を除去する。
表面の上部に第9の感光物質42を形成して硼素等の3
価不純物を線量10 ”〜10 ” tons/−で3
0KeV程度の低エネルギーにてイオン注入し、PMO
S PETのソース及びドレイン領域43、NHO2F
ETの基板1の接続S’J域44、多結晶シリコンエミ
ッター接続型のバイポーラNPN l−ランジスタのベ
ース領域28の接続領域45、そして金属エミッター接
続型NPN l−ランジスタのベース領域28の接続領
域46を形成し、第9の感光物質42を除去する。
その後、シリコンの全表面上に通常のCvD方法によっ
て「第5酸化膜層」としての酸化膜層47を形成し、通
常の方法によって酸化膜層47の膜質を高密度化する。
て「第5酸化膜層」としての酸化膜層47を形成し、通
常の方法によって酸化膜層47の膜質を高密度化する。
その後上記の酸化膜層47の上部全面に第10の感光物
質48を塗布し、多結晶シリコンエミッター接続型のN
PN)ランジスタのエミッター領域52と抵抗部位のバ
ッティングコンタクト(butting contac
t) 50.1次多結晶シリコンと2次多結晶シリコン
のコンタクト部位51に通常の写、真蝕刻の方法によっ
て窓を形成し、砒素等の5価不純物を線110 IS〜
10 Ib1ons/a(程度で40KeV程度のエネ
ルギーにてイオン注入する。すると第1図CP)及び第
1図(p′)のように多結晶シリコンエミッター接続型
のNPN)ランジスタのエミッター領域52と、オーム
接触に有利な高濃度の抵抗部位のバッティングコンタク
ト領域50及び1次多結晶シリコンと2次多結晶シリコ
ンのコンタクト部位が形成される。
質48を塗布し、多結晶シリコンエミッター接続型のN
PN)ランジスタのエミッター領域52と抵抗部位のバ
ッティングコンタクト(butting contac
t) 50.1次多結晶シリコンと2次多結晶シリコン
のコンタクト部位51に通常の写、真蝕刻の方法によっ
て窓を形成し、砒素等の5価不純物を線110 IS〜
10 Ib1ons/a(程度で40KeV程度のエネ
ルギーにてイオン注入する。すると第1図CP)及び第
1図(p′)のように多結晶シリコンエミッター接続型
のNPN)ランジスタのエミッター領域52と、オーム
接触に有利な高濃度の抵抗部位のバッティングコンタク
ト領域50及び1次多結晶シリコンと2次多結晶シリコ
ンのコンタクト部位が形成される。
その後筒10の感光物質48を除去した後、多結晶シリ
コンエミッター接続型の電極物質と多結晶シリコン物質
を利用した受動素子である抵抗素子及び連結役割物質と
して使用するためにシリコン基板の全ての表面に「第2
多結晶シリコン層」としての2次多結晶シリコン層53
を通常の方法によって形成させる。
コンエミッター接続型の電極物質と多結晶シリコン物質
を利用した受動素子である抵抗素子及び連結役割物質と
して使用するためにシリコン基板の全ての表面に「第2
多結晶シリコン層」としての2次多結晶シリコン層53
を通常の方法によって形成させる。
その後、第1図(q)及び第1図(q′)に示したよう
に多結晶シリコン領域117と、バッティングコンタク
ト領域50及び「高抵抗部位」としてのGΩ/Ω/億単
位抗素子領域の2次多結晶シリコン領域118.2次多
結晶シリコン層を利用した「低抵抗部位」としての数百
Ω/口の素子領域119、そして1次多結晶シリコンと
連結するための2次多結晶シリコン部分120のみの多
結晶シリコン層を残すようにするために第11感光物質
54を形成させ、多結晶シリコン層53を通常の蝕刻方
法によって除去した後筒11の感光物質54を通常の方
法で除去する。
に多結晶シリコン領域117と、バッティングコンタク
ト領域50及び「高抵抗部位」としてのGΩ/Ω/億単
位抗素子領域の2次多結晶シリコン領域118.2次多
結晶シリコン層を利用した「低抵抗部位」としての数百
Ω/口の素子領域119、そして1次多結晶シリコンと
連結するための2次多結晶シリコン部分120のみの多
結晶シリコン層を残すようにするために第11感光物質
54を形成させ、多結晶シリコン層53を通常の蝕刻方
法によって除去した後筒11の感光物質54を通常の方
法で除去する。
その後、多結晶シリコン物質で作られた受動素子の電気
的な特性の大きさを選択的に調節するために第12の感
光物質55を第1図(R)及び第1図(R′)のように
形成させてGΩ/口程度の抵抗領域118aの部分が保
護されるようにマスキングし、バッティングコンタクト
領域50.1次多結晶シリコンと2次多結晶シリコンの
コンタクト部位51、多結晶シリコンエミッター領域5
2に面抵抗が数百Ω/口程度得られるように砒素等の5
価不純物を適当な線量で注入してから第12の感光物質
55を通常の方法によって除去する。
的な特性の大きさを選択的に調節するために第12の感
光物質55を第1図(R)及び第1図(R′)のように
形成させてGΩ/口程度の抵抗領域118aの部分が保
護されるようにマスキングし、バッティングコンタクト
領域50.1次多結晶シリコンと2次多結晶シリコンの
コンタクト部位51、多結晶シリコンエミッター領域5
2に面抵抗が数百Ω/口程度得られるように砒素等の5
価不純物を適当な線量で注入してから第12の感光物質
55を通常の方法によって除去する。
その後、シリコンの全表面の上部に通常のC■D方法に
より「第6酸化膜」としての酸化膜層56を形成し、そ
して熱処理工程を進行して領域43.44.45.46
.36.37.38.52に注入された不純物の活性化
及び上記の酸化膜層56の結集化を成す。
より「第6酸化膜」としての酸化膜層56を形成し、そ
して熱処理工程を進行して領域43.44.45.46
.36.37.38.52に注入された不純物の活性化
及び上記の酸化膜層56の結集化を成す。
その後、基板のすべての面に第13の感光物質57を第
1図(S)及び第1図(S′)のように形成し、PMO
S FETの第1基板領域10の接続領域窓121とソ
ース及びドレイン領域窓122 、ltMOSFETの
ソース及びドレイン領域窓123と第2基板領域の接@
領域窓124、多結晶シリコンエミッター接続型のバイ
ポーラNPN)ランジスタのベース接続領域窓125と
エミッター接続領域窓126及びコレクター接続領域窓
127そして金属エミッター接続型のNPN )ランジ
スタのエミッター接続領域窓128とベース接続領域窓
129及びコレクター接続領域窓130.1次多結晶シ
リコンコンタクト及び2次多結晶シリコンコンタクト1
31〜134を穿ってやる。
1図(S)及び第1図(S′)のように形成し、PMO
S FETの第1基板領域10の接続領域窓121とソ
ース及びドレイン領域窓122 、ltMOSFETの
ソース及びドレイン領域窓123と第2基板領域の接@
領域窓124、多結晶シリコンエミッター接続型のバイ
ポーラNPN)ランジスタのベース接続領域窓125と
エミッター接続領域窓126及びコレクター接続領域窓
127そして金属エミッター接続型のNPN )ランジ
スタのエミッター接続領域窓128とベース接続領域窓
129及びコレクター接続領域窓130.1次多結晶シ
リコンコンタクト及び2次多結晶シリコンコンタクト1
31〜134を穿ってやる。
その後、上記の第13の感光物質57を除去して第1図
(T)及び第1図(T′)のように金属層58を通常の
方法で真空蒸着して形成させる。その後、第14の感光
物質59を形成し、金属層58を蝕刻すると第1図(T
)及び第1図(T′)のようにPMOS FETの第1
基板領域lOの接続電極135とソース及びドレイン電
極136 、NMOS FETのソース及びドレイン電
極137と第2基板領域の接続電極138、多結晶シリ
コンエミッター接続型のバイポーラトランジスタのエミ
ッター電極139とベース電極140及び第3基板領域
11のコレクター電極141、そして金属エミッター接
続型のバイポーラNPNトランジスタのエミッター電極
142、ベース電極143、第4基板領域12のコレク
ター電極144、MOSキャパシターの電極145.1
46.007口及び数百Ω/口単位の抵抗領域の電極1
47〜149.1次多結晶シリコンと2次多結晶シリコ
ンの接触部位の電極150を形成した後筒14の感光物
質59を通常の方法によって除去する。
(T)及び第1図(T′)のように金属層58を通常の
方法で真空蒸着して形成させる。その後、第14の感光
物質59を形成し、金属層58を蝕刻すると第1図(T
)及び第1図(T′)のようにPMOS FETの第1
基板領域lOの接続電極135とソース及びドレイン電
極136 、NMOS FETのソース及びドレイン電
極137と第2基板領域の接続電極138、多結晶シリ
コンエミッター接続型のバイポーラトランジスタのエミ
ッター電極139とベース電極140及び第3基板領域
11のコレクター電極141、そして金属エミッター接
続型のバイポーラNPNトランジスタのエミッター電極
142、ベース電極143、第4基板領域12のコレク
ター電極144、MOSキャパシターの電極145.1
46.007口及び数百Ω/口単位の抵抗領域の電極1
47〜149.1次多結晶シリコンと2次多結晶シリコ
ンの接触部位の電極150を形成した後筒14の感光物
質59を通常の方法によって除去する。
上記のように第14の感光物質59を除去した後上記の
半導体装置を保護するための保護膜層60を形成し、導
線熔接のためのパッドを露出する。
半導体装置を保護するための保護膜層60を形成し、導
線熔接のためのパッドを露出する。
上記の実施例においては多結晶シリコン接続型の第1N
PNトランジスタのエミッター領域52の形成において
、第1図(p)のようにイオンを注入してエミッター領
域52を形成した後2次多結晶シリコン層53をエミッ
ター領域52の上部に形成させ、2次多結晶シリコン層
53にN型のイオンを注入して基板1の上部のすべての
面に酸化膜56を形成した後熱処理工程にて上記のイオ
ン注入された不純物を活性化した。
PNトランジスタのエミッター領域52の形成において
、第1図(p)のようにイオンを注入してエミッター領
域52を形成した後2次多結晶シリコン層53をエミッ
ター領域52の上部に形成させ、2次多結晶シリコン層
53にN型のイオンを注入して基板1の上部のすべての
面に酸化膜56を形成した後熱処理工程にて上記のイオ
ン注入された不純物を活性化した。
しかし、多結晶シリコンエミッター接続型のNPN)ラ
ンジスタのエミッター領域52は次のような方法によっ
て形成することもできる。
ンジスタのエミッター領域52は次のような方法によっ
て形成することもできる。
即ち、第1図(o)及び第1図(O′)の工程後基板上
部のマスク層を除去し、基板のすべての面にCVD酸化
膜47を形成した後上記の工程で注入された不純物を活
性化させる。その後、第1NPNトランジスタのエミッ
ター領域52の形成のた ゛めの窓49を形成す
る。その後、上記の窓49が形成されたエミッター領域
52の上部に2次多結晶シリコン層53を形成し、高濃
度のイオンを注入した後基板の上部のすべての面にCV
D酸化膜層を形成し、熱処理工程を経て上記の2次多結
晶シリコン層53に注入された不純物が活性化してベー
ス領域28に高濃度のN型の第1バイポーラトランジス
タのエミッター領域52を形成するこ ゛とがで
きる。
部のマスク層を除去し、基板のすべての面にCVD酸化
膜47を形成した後上記の工程で注入された不純物を活
性化させる。その後、第1NPNトランジスタのエミッ
ター領域52の形成のた ゛めの窓49を形成す
る。その後、上記の窓49が形成されたエミッター領域
52の上部に2次多結晶シリコン層53を形成し、高濃
度のイオンを注入した後基板の上部のすべての面にCV
D酸化膜層を形成し、熱処理工程を経て上記の2次多結
晶シリコン層53に注入された不純物が活性化してベー
ス領域28に高濃度のN型の第1バイポーラトランジス
タのエミッター領域52を形成するこ ゛とがで
きる。
第2図は上記のような製造工程を経て完成されたbi−
CMOS半導体装置の最終断面図で、領域aはPMOS
トランジスタの領域であり、領域すはLDD構造のN
MOS )ランジスタの領域であり、領域Cは多結晶シ
リコンエミッター接続型のNPN トランジスタの領域
であり、領域dは金属エミッター接続型のNPNトラン
ジスタ領域であり、領域eはMOSキャパシター領域で
あり、領域fはGΩ/口程度の抵抗を持つ多結晶シリコ
ン抵抗領域であり、領域gはバッティングコンタクト領
域であり、領域りは数百Ω/口程度の抵抗を持つ多結晶
シリコン抵抗領域であり、領域iは1次多結晶シリコン
層と2次多結晶シリコン領域を接続させる領域である。
CMOS半導体装置の最終断面図で、領域aはPMOS
トランジスタの領域であり、領域すはLDD構造のN
MOS )ランジスタの領域であり、領域Cは多結晶シ
リコンエミッター接続型のNPN トランジスタの領域
であり、領域dは金属エミッター接続型のNPNトラン
ジスタ領域であり、領域eはMOSキャパシター領域で
あり、領域fはGΩ/口程度の抵抗を持つ多結晶シリコ
ン抵抗領域であり、領域gはバッティングコンタクト領
域であり、領域りは数百Ω/口程度の抵抗を持つ多結晶
シリコン抵抗領域であり、領域iは1次多結晶シリコン
層と2次多結晶シリコン領域を接続させる領域である。
第3図は本発明に係る他の実施例の能動素子の部分を示
した最終断面図である。
した最終断面図である。
上記の第1図(A)〜(T)に示された実施例において
は3重の拡散構造に準じた本発明の1実施例が説明され
たが、本発明に係るbi−CMOS半導体装置の製造方
法は第3図に図示したような埋没N62.63.64と
エピタキシャルM65を持つ構造のbi−CMOS半導
体装置の製造にも適合する。
は3重の拡散構造に準じた本発明の1実施例が説明され
たが、本発明に係るbi−CMOS半導体装置の製造方
法は第3図に図示したような埋没N62.63.64と
エピタキシャルM65を持つ構造のbi−CMOS半導
体装置の製造にも適合する。
第3図に図示したようなり i −CMOS構造は低濃
度の第1導電型の単結晶シリコン基板61上に第2導電
型の埋没層62.63.64を形成した後基板61表面
のすべての面に高濃度の第1導電型のエピタキシャル層
65を形成する。
度の第1導電型の単結晶シリコン基板61上に第2導電
型の埋没層62.63.64を形成した後基板61表面
のすべての面に高濃度の第1導電型のエピタキシャル層
65を形成する。
その後、第1導電型のチャネルを持つ第1 MOSトラ
ンジスタを形成する第1基板領域66と第1及び第2バ
イポーラトランジスタを形成する第3及び第4基板領域
67.68を上記の第2導電型の埋没層62.63.6
4上に各々形成する。又、第1基板領域66と第3基板
領域67との間の工□ピタキシャル1ij65は第2)
IOS )ランジスタが形成される第2基板領域とな
る。
ンジスタを形成する第1基板領域66と第1及び第2バ
イポーラトランジスタを形成する第3及び第4基板領域
67.68を上記の第2導電型の埋没層62.63.6
4上に各々形成する。又、第1基板領域66と第3基板
領域67との間の工□ピタキシャル1ij65は第2)
IOS )ランジスタが形成される第2基板領域とな
る。
その後、第1図(c)〜(T)のような工程を順次行う
が重複する説明は省略する。そして第3図に図示したよ
うにPチャネル電界効果トランジスタとNチャネル電界
効果トランジスタと多結晶シリコンエミッター接続型の
バイポーラトランジスタと金属エミッター接続型のバイ
ポーラトランジスタを具備したb i −CMOS半導
体装置を製造することができる。
が重複する説明は省略する。そして第3図に図示したよ
うにPチャネル電界効果トランジスタとNチャネル電界
効果トランジスタと多結晶シリコンエミッター接続型の
バイポーラトランジスタと金属エミッター接続型のバイ
ポーラトランジスタを具備したb i −CMOS半導
体装置を製造することができる。
実際に<100>方向の0.006〜0.1Ω・値程度
のP型車結晶シリコンの基板61上にN+埋没層62.
63.64を形成し、5Ω・印のP型エピタキシャル層
65を成長させた後N型の第1基板領域66と第3基板
領域67及び第4基板領域68を形成した後第1図(c
)〜(T)の工程を順次に行うことにより上記第3図の
ようなりi−CMOS半導体装置を製造することができ
る。
のP型車結晶シリコンの基板61上にN+埋没層62.
63.64を形成し、5Ω・印のP型エピタキシャル層
65を成長させた後N型の第1基板領域66と第3基板
領域67及び第4基板領域68を形成した後第1図(c
)〜(T)の工程を順次に行うことにより上記第3図の
ようなりi−CMOS半導体装置を製造することができ
る。
第4図は本発明に係る更に他の実施例を示すbi−CM
OS半導体装置の製造方法の工程図である。
OS半導体装置の製造方法の工程図である。
先ず、第1図のようなP型車結晶シリコンの基板又は第
3図のように低濃度のP型車結晶シリコン基板上に高濃
度のP型エピタキシャル層を形成し、その基板上に第1
図(A)から第1図(j)迄の工程と同一な工程を行う
。尚、同一符号を使用し、重複する説明は省略する。
3図のように低濃度のP型車結晶シリコン基板上に高濃
度のP型エピタキシャル層を形成し、その基板上に第1
図(A)から第1図(j)迄の工程と同一な工程を行う
。尚、同一符号を使用し、重複する説明は省略する。
その後、上記の基板の上部に残っている第6の感光物質
27と素子形成領域の上部の酸化膜層23を除去する。
27と素子形成領域の上部の酸化膜層23を除去する。
その後、第4図(N)のようにシリコン基板1の表面の
上部に第8の感光物質35を形成させ、砒素等の5価不
純物の元素を線iio”〜1(j)6ions/ctA
で40〜80KeV程度ノエネルギーニテ注入し、PM
OSトランジスタの第1基板領域10の接続領域36、
NMOSトランジスタの上記の第2基板領域のソース及
びドレイン領域37、そして金属エミッター接続型のN
PN l−ランジスタのエミッター領域38、多結晶シ
リコンエミッター接続型のNPN )ランジスタの第3
基板領域11のコレクター接vc領域39、金属エミッ
ター接続型のNPN)ランジスタの第4基板領域12の
コレクター接続領域40、及び第4図においては図示し
なかった抵抗の下部8N@41を形成した後筒8の感光
物質35を除去する。上記においてNHO2l−ランジ
スタになる第2基板領域は半導体基板1を利用する。
上部に第8の感光物質35を形成させ、砒素等の5価不
純物の元素を線iio”〜1(j)6ions/ctA
で40〜80KeV程度ノエネルギーニテ注入し、PM
OSトランジスタの第1基板領域10の接続領域36、
NMOSトランジスタの上記の第2基板領域のソース及
びドレイン領域37、そして金属エミッター接続型のN
PN l−ランジスタのエミッター領域38、多結晶シ
リコンエミッター接続型のNPN )ランジスタの第3
基板領域11のコレクター接vc領域39、金属エミッ
ター接続型のNPN)ランジスタの第4基板領域12の
コレクター接続領域40、及び第4図においては図示し
なかった抵抗の下部8N@41を形成した後筒8の感光
物質35を除去する。上記においてNHO2l−ランジ
スタになる第2基板領域は半導体基板1を利用する。
その後、図示したように行われる第4図(o)の工程か
ら以後の工程は第1図(o)及びそれ以後の工程と同一
であり、第4図(N)〜(T)の工程のすべての図面は
第1図(N)〜(T)の工程と同一な符号を使用し、重
複する説明は省略する。
ら以後の工程は第1図(o)及びそれ以後の工程と同一
であり、第4図(N)〜(T)の工程のすべての図面は
第1図(N)〜(T)の工程と同一な符号を使用し、重
複する説明は省略する。
上記の第4図(N)〜(T)においては本発明に係るb
i−CMOS半導体装置の製造方法の能動素子部分の製
造工程を表わしているが、図示しない受動素子の部分は
上記の第1図(A′)〜(T′)に示した工程と同一な
工程で形成することができるので重複する説明は省略す
る。
i−CMOS半導体装置の製造方法の能動素子部分の製
造工程を表わしているが、図示しない受動素子の部分は
上記の第1図(A′)〜(T′)に示した工程と同一な
工程で形成することができるので重複する説明は省略す
る。
上記のような第4図に示す工程を通じて形成されるbi
−CMOS半導体装置は第3図に図示した実施例とは異
なり、LDD構造のNMOS )ランジスタの代りに通
常のNMOS )ランジスクを具備したbi−CMOS
半導体装置になる。
−CMOS半導体装置は第3図に図示した実施例とは異
なり、LDD構造のNMOS )ランジスタの代りに通
常のNMOS )ランジスクを具備したbi−CMOS
半導体装置になる。
〈発明の効果〉
本発明に係るbi−CMOS半導体装置の製造方法は上
述した如きものなので、bi−CMOS半導体装置にお
いて高集積、高性能なMOS )ランジスタを具現し、
これと共にマツチング特性のすぐれた高性能且つ高精密
のバイポーラトランジスタをNMOS形成と同時に実現
させて精密なアナログ回路に使用することができる。
述した如きものなので、bi−CMOS半導体装置にお
いて高集積、高性能なMOS )ランジスタを具現し、
これと共にマツチング特性のすぐれた高性能且つ高精密
のバイポーラトランジスタをNMOS形成と同時に実現
させて精密なアナログ回路に使用することができる。
又、本発明は、高速ディジタルに特に適合するエミッタ
ー面積の小さな多結晶シリコンエミッター接続型のNP
N)ランジスタと、精密なアナログ及び高負荷駆動に特
に適合する金属エミッター接続型のNPN)ランジスタ
を適切に配置し、アナログMOS回路に特に必要な高品
質のMOSキャパシターと各種の回路に用いられるバイ
アス及び負荷に必要な多結晶シリコン抵抗を最適化して
集積し、これら相互の連結関係を都合良く接続すること
ができるので、従来の技術としては具現することが難し
かった高性能論理回路、メモリ等の高性能ディジタルV
LSI回路及びデータ変換器、スイッチされたキャパシ
ター回路等のアナログVLS1回路或いはその両者の複
合回路が最適な状態で具現することができるものである
。
ー面積の小さな多結晶シリコンエミッター接続型のNP
N)ランジスタと、精密なアナログ及び高負荷駆動に特
に適合する金属エミッター接続型のNPN)ランジスタ
を適切に配置し、アナログMOS回路に特に必要な高品
質のMOSキャパシターと各種の回路に用いられるバイ
アス及び負荷に必要な多結晶シリコン抵抗を最適化して
集積し、これら相互の連結関係を都合良く接続すること
ができるので、従来の技術としては具現することが難し
かった高性能論理回路、メモリ等の高性能ディジタルV
LSI回路及びデータ変換器、スイッチされたキャパシ
ター回路等のアナログVLS1回路或いはその両者の複
合回路が最適な状態で具現することができるものである
。
第1図(A)〜(T)及び(A′)〜(T′)は各々本
発明に係るbi−CMOS半導体装置の製造方法の実施
例を示す製造工程毎の断面図、 第2図は第1図に示す各工程を経て完成されたbi−C
MOS半導体装置の断面図、 第3図は本発明に係るbi−CMOS半導体装置の製造
方法の他の実施例により製造された能動素子部分の断面
図、そして 第4図(N)〜(T)は各々本発明に係る更に他の実施
例を示す第1図相当の断面図である。 1.61 ・−・ 単結晶シリコン基板(シリコン基板
) 10.66− 第1基板領域 11.67 ・−・ 第3基板領域 12.68 −・・−第4基板領域 18 ・−酸化膜層(第1酸化膜層)19− チャ
ネル防止領域 (チャネルストッパー領域) 23−・ 酸化膜層(第2酸化膜層) 25−・ 1次多結晶シリコン (第1多結晶シリコン層) 28− 活性ベース領域(ベース領域)30− ソ
ース及びドレイン領域 (第1ソース及びドレイン領域) 31 ・−・ 酸化膜層(第3酸化膜層)32−
酸化膜層(第4酸化膜層) 33.34 −・・・ 酸化膜スペーサー37−
ソース及びドレイン領域 (第2ソース及びドレイン領域) 38.52 ・−・ エミッター領域39.40
・−・ コレクター接続領域43 −・・ ソース及び
ドレイン領域47 ・−・−酸化膜層(第5酸化膜層
)50−・ バッティングコンタクト部 53 ・−2次多結晶シリコン (第2多結晶シリコン層) 56 ・−酸化膜N(第6酸化膜層)6〇−保護膜層 118−2次多結晶シリコン領域 (高抵抗部位)
発明に係るbi−CMOS半導体装置の製造方法の実施
例を示す製造工程毎の断面図、 第2図は第1図に示す各工程を経て完成されたbi−C
MOS半導体装置の断面図、 第3図は本発明に係るbi−CMOS半導体装置の製造
方法の他の実施例により製造された能動素子部分の断面
図、そして 第4図(N)〜(T)は各々本発明に係る更に他の実施
例を示す第1図相当の断面図である。 1.61 ・−・ 単結晶シリコン基板(シリコン基板
) 10.66− 第1基板領域 11.67 ・−・ 第3基板領域 12.68 −・・−第4基板領域 18 ・−酸化膜層(第1酸化膜層)19− チャ
ネル防止領域 (チャネルストッパー領域) 23−・ 酸化膜層(第2酸化膜層) 25−・ 1次多結晶シリコン (第1多結晶シリコン層) 28− 活性ベース領域(ベース領域)30− ソ
ース及びドレイン領域 (第1ソース及びドレイン領域) 31 ・−・ 酸化膜層(第3酸化膜層)32−
酸化膜層(第4酸化膜層) 33.34 −・・・ 酸化膜スペーサー37−
ソース及びドレイン領域 (第2ソース及びドレイン領域) 38.52 ・−・ エミッター領域39.40
・−・ コレクター接続領域43 −・・ ソース及び
ドレイン領域47 ・−・−酸化膜層(第5酸化膜層
)50−・ バッティングコンタクト部 53 ・−2次多結晶シリコン (第2多結晶シリコン層) 56 ・−酸化膜N(第6酸化膜層)6〇−保護膜層 118−2次多結晶シリコン領域 (高抵抗部位)
Claims (16)
- (1)第1導電型のシリコン基板上に第1及び第2MO
S電界効果トランジスタと第1及び第2バイポーラトラ
ンジスタを具備するbi−CMOS半導体装置の製造方
法が下記の工程からなっていることを特徴とするbi−
CMOS半導体装置の製造方法。 (a)上記のシリコン基板上の所定部位に、第1MOS
電界効果トランジスタが形成される第1基板領域と第1
及び第2バイポーラトランジスタが形成される第3及び
第4基板領域を形成するために第2導電型のイオンを注
入し、イオン注入された領域を活性化する工程 (b)上記のシリコン基板上に上記各素子間の分離のた
め、上記各素子の形成領域を除外した所定の領域に形成
する第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成する工程 (c)上記の第1及び第2MOS電界効果トランジスタ
のゲート酸化膜層を形成するために上記の基板表面の全
面に第2酸化膜層を形成する工程(d)上記の第2酸化
膜層の上部に第1多結晶シリコン層を形成し、その全面
に第2導電型にてドーピングした後、第1及び第2基板
領域の上部に第1及び第2MOS電界効果トランジスタ
のゲートを形成するために第1多結晶シリコン層をエッ
チングする工程 (e)上記の第3及び第4基板領域の所定部位に第1及
び第2バイポーラトランジスタのベース領域を形成する
ために第1導電型のイオンを注入し、活性化する工程 (f)上記の基板上の第2MOS電界効果トランジスタ
が形成される第2基板領域に第2MOS電界効果トラン
ジスタの第1ソース及びドレイン領域を形成するために
第2導電型のイオンを注入する工程 (g)上記の基板表面の全面に第3酸化膜層と第4酸化
膜層を順次形成する工程 (h)別途のマスクなしに上記の第3及び第4酸化膜層
をエッチングして上記の第1及び第2基板領域上のMO
S電界効果トランジスタのゲート側壁に酸化膜スペーサ
ーを形成する工程 (i)第1基板領域の接続領域と第3及び第4基板領域
のコレクター接続領域と第2バイポーラトランジスタの
エミッター領域と第2MOS電界効果トランジスタの第
2ソース及びドレイン領域を形成するために第2導電型
のイオンを注入する工程(j)第1基板領域の第1MO
S電界効果トランジスタのソース及びドレイン領域、第
2基板領域の第2MOS電界効果トランジスタの基板の
接続領域、第3基板領域の第1バイポーラトランジスタ
のベースの接続領域、第4基板領域の第2バイポーラト
ランジスタのベースの接続領域を形成するために第1導
電型のイオンを注入する工程 (k)基板上部の全面に第5酸化膜層を形成した後(i
)及び(j)の工程でイオン注入された不純物の活性化
と上記の第5酸化膜層の密度を高めるための熱処理工程 (l)第3基板領域の所定部位に第1バイポーラトラン
ジスタのエミッター領域の形成のために窓を形成し、上
記の窓にて第2導電型のイオンを注入する工程 (m)基板の全面に第2多結晶シリコン層を形成した後
、第3基板領域の上部の所定部位に第1バイポーラトラ
ンジスタの多結晶シリコンのエミッター領域の接続部を
形成するために第2多結晶シリコン層をエッチングする
工程 (n)上記の第1バイポーラトランジスタのエミッター
接続部の第2多結晶シリコンに第2導電型のイオンを注
入し、上記の基板の全面に第6酸化膜層を形成した後上
記のイオン注入された不純物の活性化と上記の第6酸化
膜層の密度を高めるための熱処理工程 (o)第1及び第2MOS電界効果トランジスタのソー
ス及びドレイン領域と、第1及び第2バイポーラトラン
ジスタのエミッター領域とベース領域とコレクター領域
と、第1及び第2MOS電界効果トランジスタの基板領
域の接続領域との接続のための窓を形成する工程 (p)上記の窓を通じて導体層に接続する工程(q)保
護膜層を上記の基板の全面に塗布し、導線熔接のための
パッドを露出する工程。 - (2)上記(b)の工程で上記各素子の領域のようにキ
ャパシターの領域が形成される領域を除外した所定の領
域に第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成し、上記(b)の工程後
に上記のキャパシターの領域にキャパシターの下部電極
を形成するためにイオンを注入し、 上記(c)の工程時に上記の第1及び第2MOS電界効
果トランジスタのゲート酸化膜の形成と同時に上記のキ
ャパシターの下部電極の上部に第2酸化膜層の誘電体層
を形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲート形成と同時に上
記のキャパシターの上部の電極を形成し、上記(h)の
工程で上記の第1及び第2MOS電界効果トランジスタ
のゲート側壁の酸化膜スペーサーの形成と同時に上記の
キャパシターの下部電極の接続領域を形成し、 上記(o)の工程で各領域の接続窓の形成と同時にキャ
パシター領域の接続窓を形成し、 上記(p)の工程時に上記の窓を通じて導体層に接続し
、 上記(q)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(1)記載のbi−CMOS半導体
装置の製造方法。 - (3)上記(b)の工程で上記各素子の領域のように抵
抗領域の基板接続の領域が形成される領域を除外した所
定の領域に第1酸化膜層と第1酸化膜層の下部に第1導
電型のチャネルストッパー領域を形成し、 上記(1)の工程で上記各素子のイオン注入領域の形成
と同時に上記の抵抗の基板接続領域の下部にイオン注入
領域を形成し、 上記(2)の工程で上記の第1バイポーラトランジスタ
のエミッター領域の形成のために窓を形成してイオンを
注入すると同時に上記の抵抗領域のバッティングコンタ
クト部の接続窓を形成してイオンを注入し、 上記(m)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(n)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部に第2導
電型のイオンを注入し、 上記(o)の工程で各領域の接続窓の形成と同時に抵抗
領域の接続窓を形成し、 上記(p)の工程時に上記の窓を通じて導体層に接続し
、 上記(q)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(1)記載のbi−CMOS半導体
装置の製造方法。 - (4)上記(b)の工程で上記各素子の領域のようにキ
ャパシター領域と抵抗の基板接続の領域が形成される領
域を除外した所定の領域に第1酸化膜層と第1酸化膜層
の下部に第1導電型のチャネルストッパー領域を形成し
、 上記(b)の工程後に上記のキャパシター領域にキャパ
シターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第1及び第2MOS電界効
果トランジスタのゲート酸化膜の形成と同時に上記のキ
ャパシターの下部電極の上部に第2酸化膜層の誘電体層
を形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの1次多結晶シリコン層のゲート形成と同
時に上記のキャパシターの上部の電極を形成し、 上記(h)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート側壁の酸化膜スペーサーの形成と
同時に上記のキャパシターの下部電極の接続領域と抵抗
の基板接続の領域を形成し、上記(i)の工程で上記各
素子のイオン注入領域の形成と同時に上記の抵抗の基板
接続領域の下部にイオン注入領域を形成し、 上記(l)の工程で上記の第1バイポーラトランジスタ
のエミッター領域の形成のために窓を形成してイオンを
注入すると同時に上記の抵抗領域のバッティングコンタ
クト部の接続窓を形成してイオンを注入し、 上記(m)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(n)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部位に第2
導電型のイオンを注入し、上記(o)の工程で各領域の
接続窓の形成と同時に抵抗及びキャパシター領域の接続
窓を形成し、上記(p)の工程時に上記の窓を通じて導
体層に接続し、 上記(q)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(1)記載のbi−CMOS半導体
装置の製造方法。 - (5)第1導電型のシリコン基板上に第1及び第2MO
S電界効果トランジスタと第1及び第2バイポーラトラ
ンジスタを具備するbi−CMOS半導体装置の製造方
法が下記の工程からなっていることを特徴とするbi−
CMOS半導体装置の製造方法。 (a)上記のシリコン基板上の所定部位に第1MOS電
界効果トランジスタが形成される第1基板領域と第1及
び第2バイポーラトランジスタが形成される第3及び第
4基板領域を形成するために第2導電型のイオンを注入
し、イオン注入された領域を活性化する工程 (b)上記のシリコン基板上に各素子間の分離のため、
上記各素子の形成領域を除外した所定の領域に形成する
第1酸化膜層と第1酸化膜層の下部に第1導電型のチャ
ネルストッパー領域を形成する工程 (c)上記の第1及び第2MOS電界効果トランジスタ
のゲート酸化膜層を形成するために上記の基板表面の全
面に第2酸化膜層を形成する工程(d)上記の第2酸化
膜層の上部に第1多結晶シリコン層を形成し、その全面
に第2導電型にてドーピングした後、第1及び第2基板
領域の上部に第1及び第2MOS電界効果トランジスタ
のゲートを形成するために第1多結晶シリコン層をエッ
チングする工程 (e)上記の第3及び第4基板領域の所定部位に第1及
び第2バイポーラトランジスタのベース領域を形成する
ために第1導電型のイオンを注入し、活性化する工程 (f)第1基板領域の接続領域と第3及び第4基板領域
のコレクター接続領域と第2バイポーラトランジスタの
エミッター領域と第2MOS電界効果トランジスタのソ
ース及びドレイン領域を形成するために第2導電型のイ
オンを注入する工程(g)第1基板領域の第1MOS電
界効果トランジスタのソース及びドレイン領域、第2基
板領域の第2MOS電界効果トランジスタの基板の接続
領域、第3基板領域の第1バイポーラトランジスタのベ
ースの接続領域、第4基板領域の第2バイポーラトラン
ジスタのベースの接続領域を形成するために第1導電型
のイオンを注入する工程 (h)基板上部の全面に第5酸化膜層を形成した後、(
f)及び(g)の工程でイオン注入された不純物の活性
化と上記の第5酸化膜層の密度を高めるための熱処理工
程 (i)第3基板領域の所定部位に第1バイポーラトラン
ジスタのエミッター領域の形成のために窓を形成し、上
記の窓にて第2導電型のイオンを注入する工程 (j)基板全面に第2多結晶シリコン層を形成した後第
3基板領域の上部の所定部位に第1バイポーラトランジ
スタの多結晶シリコンのエミッター領域の接続部を形成
するために第2多結晶シリコン層をエッチングする工程 (k)上記の第1バイポーラトランジスタのエミッター
接続部の第2多結晶シリコンに第2導電型のイオンを注
入し、上記の基板全面に第6酸化膜層を形成した後上記
のイオン注入された不純物の活性化と上記の第6酸化膜
層の密度を高めるための熱処理工程 (l)第1及び第2MOS電界効果トランジスタのソー
ス及びドレイン領域と、第1及び第2バイポーラトラン
ジスタのエミッター領域とベース領域とコレクター領域
と、第1及び第2MOS電界効果トランジスタの基板領
域の接続領域との接続のための窓を形成する工程 (m)上記の窓を通じて導体層に接続する工程(n)保
護膜層を上記の基板全面に塗布し、導線熔接のためのパ
ッドを露出する工程 - (6)上記(b)の工程で上記の各素子の領域のように
キャパシター領域が形成される領域を除外した所定の領
域に第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成し、上記(b)の工程後
に上記のキャパシター領域にキャパシターの下部電極を
形成するためにイオンを注入し、 上記(c)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート酸化膜の形成と同時に上記のキャ
パシターの下部電極の上部に第2酸化膜層の誘電体層を
形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲート形成と同時に上
記のキャパシターの上部電極を形成し、上記(e)の工
程後に上記のキャパシターの下部電極の接続領域を形成
し、 上記(l)の工程で各領域の接続窓の形成と同時にキャ
パシター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し
、 上記(n)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(5)記載のbi−CMOS半導体
装置の製造方法。 - (7)上記(b)の工程で上記の各素子の領域のように
抵抗領域の基板接続領域が形成される領域を除外した所
定の領域に第1酸化膜層と第1酸化膜層の下部に第1導
電型のチャネルストッパー領域を形成し、 上記(e)の工程後に上記の抵抗の基板接続領域を形成
し、 上記(f)の工程で上記各素子のイオン注入領域の形成
と同時に上記の抵抗の基板接続領域の下部にイオン注入
領域を形成し、 上記(i)の工程で上記の第1バイポーラトランジスタ
のエミッター領域の形成のために窓を形成してイオンを
注入すると同時に上記の抵抗領域のバッティングコンタ
クト部の接続窓を形成してイオンを注入し、 上記(j)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(k)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部に第2導
電型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗
領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し
、 上記(n)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(5)記載のbi−CMOS半導体
装置の製造方法。 - (8)上記(b)の工程で上記各素子の領域のようにキ
ャパシター領域と抵抗領域の基板接続領域が形成される
領域を除外した所定の領域に第1酸化膜層と第1酸化膜
層の下部に第1導電型のチャネルストッパー領域を形成
し、 上記(b)の工程後に上記のキャパシター領域にキャパ
シターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート酸化膜の形成と同時に上記のキャ
パシターの下部電極の上部に第2酸化膜層の誘電体層を
形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲート形成と同時に上
記のキャパシターの上部電極を形成し、上記(e)の工
程後に上記のキャパシターの下部電極の接続領域と抵抗
の基板接続領域を形成し、上記(f)の工程で上記の各
素子のイオン注入領域の形成と同時に上記の抵抗の基板
接続領域の下部にイオン注入領域を形成し、 上記(i)の工程で上記の第1バイポーラトランジスタ
のエミッター領域の形成のために窓を形成してイオンを
注入すると同時に上記の抵抗領域のバッティングコンタ
クト部の接続窓を形成してイオンを注入し、 上記(j)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(k)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部に第2導
電型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗
及びキャパシター領域の接続窓を形成し、上記(m)の
工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(5)記載のbi−CMOS半導体
装置の製造方法。 - (9)第1導電型のシリコン基板上に第1及び第2MO
S電界効果トランジスタと第1及び第2バイポーラトラ
ンジスタを具備するbi−CMOS半導体装置の製造方
法が下記の工程からなっていることを特徴とするbi−
CMOS半導体装置の製造方法。 (a)上記のシリコン基板上の所定部位に第1MOS電
界効果トランジスタが形成される第1基板領域と第1及
び第2バイポーラトランジスタが形成される第3及び第
4基板領域を形成するために第2導電型のイオンを注入
し、イオン注入された領域を活性化する工程 (b)上記のシリコン基板上に上記各素子間の分離のた
め、上記各素子の形成領域を除外した所定の領域に形成
する第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成する工程 (c)上記の第1及び第2MOS電界効果トランジスタ
のゲート酸化膜層を形成するために上記の基板表面の全
面に第2酸化膜層を形成する工程(d)上記の第2酸化
膜層の上部に第1多結晶シリコン層を形成し、その全面
に第2導電型にてドーピングした後第1及び第2基板領
域の上部に第1及び第2MOS電界効果トランジスタの
ゲートを形成するために第1多結晶シリコン層をエッチ
ングする工程 (e)上記の第3及び第4基板領域の所定部位に第1及
び第2バイポーラトランジスタのベース領域を形成する
ために第1導電型のイオンを注入し、活性化する工程 (f)上記の基板上の第2MOS電界効果トランジスタ
が形成される第2基板領域に第2MOS電界効果トラン
ジスタの第1ソース及びドレイン領域を形成するために
第2導電型のイオンを注入する工程 (g)上記の基板表面の全面に第3酸化膜層と第4酸化
膜層を順次形成する工程 (h)別途のマスクなしに上記の第3及び第4酸化膜層
をエッチングして上記の第1及び第2基板の領域上の第
1及び第2MOS電界効果トランジスタのゲート側壁に
酸化膜スペーサーを形成する工程 (i)第1基板領域の接続領域と第3及び第4基板領域
のコレクター接続領域と第2バイポーラトランジスタの
エミッター領域と第2MOS電界効果トランジスタの第
2ソース及びドレイン領域を形成するために第2導電型
のイオンを注入する工程(j)第1基板領域の第1MO
S電界効果トランジスタのソース及びドレイン領域、第
2基板領域の第2MOS電界効果トランジスタの基板の
接続領域、第3基板領域の第1バイポーラトランジスタ
のベースの接続領域、第4基板領域の第2バイポーラト
ランジスタのベースの接続領域を形成するために第1導
電型のイオンを注入する工程 (k)基板上部の企画に第5酸化膜層を形成した後(i
)及び(j)の工程でイオン注入された不純物の活性化
と上記の第5酸化膜層の密度を高めるための熱処理工程
をし、第1バイポーラトランジスタのエミッター接続領
域の窓を形成する工程 (l)基板の全面に第2多結晶シリコン層を形成した後
第3基板領域の上部の所定部位に第1バイポーラトラン
ジスタの多結晶シリコンのエミッター領域の接続部を形
成するために第2多結晶シリコン層をエッチングする工
程 (m)上記の第1バイポーラトランジスタのエミッター
接続部の第2多結晶シリコンに第2導電型のイオンを注
入し、上記の基板の全面に第6酸化膜層を形成した後上
記のイオン注入された不純物が活性化して第1バイポー
ラトランジスタのエミッター領域を形成すると同時に上
記の第6酸化膜層の密度を高めるための熱処理をする工
程 (n)第1及び第2MOS電界効果トランジスタのソー
ス及びドレイン領域と、第1及び第2バイポーラトラン
ジスタのエミッター領域とベース領域とコレクター領域
と、第1及び第2MOS電界効果トランジスタの基板領
域の接続領域との接続のための窓を形成する工程 (o)上記の窓を通じて導体層に接続する工程(p)保
護膜層を上記の基板の全面に塗布し、導線熔接のための
パッドを露出する工程 - (10)上記(b)の工程で上記各素子の領域のように
キャパシター領域が形成される領域を除外した所定の領
域に第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成し、上記(b)の工程後
に上記のキャパシター領域にキャパシターの下部電極を
形成するためにイオンを注入し、 上記(c)の工程時に上記の第1及び第2MOS電界効
果トランジスタのゲート酸化膜の形成と同時に上記のキ
ャパシターの下部電極の上部に第2酸化膜層の誘電体層
を形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲート形成と同時に上
記のキャパシターの上部に電極を形成し、上記(h)の
工程で上記の第1及び第2MOS電界効果トランジスタ
のゲート側壁の酸化膜スペーサーの形成と同時に上記の
キャパシターの下部電極の接続領域を形成し、 上記(n)の工程で各領域の接続窓の形成と同時に上記
のキャパシター領域の接続窓を形成し、上記(o)の工
程時に窓を通じて導体層に接続し、上記(p)の工程時
に保護膜層を塗布し、導線熔接のためのパッドを露出す
ること、 を特徴とする請求項(9)記載のbi−CMOS半導体
装置の製造方法。 - (11)上記(b)の工程で上記各素子の領域のように
抵抗領域の基板接続領域が形成される領域を除外した所
定の領域に第1酸化膜層と第1酸化膜層の下部に第1導
電型のチャネルストッパー領域を形成し、 上記(h)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート側壁の酸化膜スペーサーの形成と
同時に上記の抵抗の基板接続領域を形成し、 上記(i)の工程で上記各素子のイオン注入領域の形成
と同時に上記の抵抗の基板接続領域の下部にイオン注入
領域を形成し、 上記(k)の工程で上記の第1バイポーラトランジスタ
のエミッター接続領域の窓を形成すると同時に上記の抵
抗領域のバッティングコンタクト部の接続窓を形成し、 上記(l)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター領域の接続部形成と同時
に抵抗領域の高抵抗部位とバッティングコンタクト部位
と低抵抗部位を形成し、 上記(m)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部位に第2
導電型のイオンを注入し、上記(n)の工程で各領域の
接続窓の形成と同時に抵抗領域の接続窓を形成し、 上記(o)の工程時に上記の窓を通じて導体層に接続し
、 上記(p)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(9)記載のbi−CMOS半導体
装置の製造方法。 - (12)上記(b)の工程で上記各素子の領域のように
キャパシター領域と抵抗の基板接続領域が形成される領
域を除外した所定の領域に第1酸化膜層と第1酸化膜層
の下部に第1導電型のチャネルストッパー領域を形成し
、 上記(b)の工程後に上記のキャパシター領域にキャパ
シターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第1及び第2MOS電界効
果トランジスタのゲート酸化膜の形成と同時に上記のキ
ャパシターの下部電極の上部に第2酸化膜層の誘電体層
を形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲート形成と同時に上
記のキャパシターの上部電極を形成し、上記(h)の工
程で上記の第1及び第2MOS電界効果トランジスタの
ゲート側壁の酸化膜スペーサーの形成と同時に上記のキ
ャパシターの下部電極の接続領域と抵抗の基板接続領域
を形成し、 上記(i)の工程で上記の各素子のイオン注入領域の形
成と同時に上記の抵抗の基板接続領域の下部にイオン注
入領域を形成し、 上記(k)の工程で上記の第1バイポーラトランジスタ
のエミッター接続領域の窓を形成すると同時に上記の抵
抗領域のバッティングコンタクト部の接続窓を形成し、 上記(l)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター領域の接続部形成と同時
に抵抗領域の高抵抗部位とバッティングコンタクト部位
と低抵抗部位を形成し、 上記(m)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部位に第2
導電型のイオンを注入し、上記(n)の工程で各領域の
接続窓の形成と同時に抵抗及びキャパシター領域の接続
窓を形成し、上記(o)の工程時に上記の各窓を通じて
導体層に接続し、 上記(p)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(9)記載のbi−CMOS半導体
装置の製造方法。 - (13)第1導電型のシリコン基板上に第1及び第2M
OS電界効果トランジスタと第1及び第2バイポーラト
ランジスタを具備するbi−CMOS半導体装置の製造
方法が下記の工程からなっていることを特徴とするbi
−CMOS半導体装置の製造方法。 (a)上記のシリコン基板上の所定部位に第1MOS電
界効果トランジスタが形成される第1基板領域と第1及
び第2バイポーラトランジスタが形成される第3及び第
4基板領域を形成するために第2導電型のイオンを注入
し、イオン注入された領域を活性化する工程 (b)上記のシリコン基板上に上記各素子間の分離のた
め、上記各素子の形成領域を除外した所定の領域に形成
する第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成する工程 (c)上記の第1及び第2MOS電界効果トランジスタ
のゲート酸化膜層を形成するために上記の基板表面の全
面に第2酸化膜層を形成する工程(d)上記の第2酸化
膜層の上部に第1多結晶シリコン層を形成し、その全面
に第2導電型にてドーピングした後第1及び第2基板領
域の上部に第1及び第2MOS電界効果トランジスタの
ゲートを形成するために第1多結晶シリコン層をエッチ
ングする工程 (e)上記の第3及び第4基板領域の所定部位に第1及
び第2バイポーラトランジスタのベース領域を形成する
ために第1導電型のイオンを注入し、活性化する工程 (f)第1基板領域の接続領域と第3及び第4基板領域
のコレクター接続領域と第2バイポーラトランジスタの
エミッター領域と第2MOS電界効果トランジスタのソ
ース及びドレイン領域を形成するために第2導電型のイ
オンを注入する工程(g)第1基板領域の第1MOS電
界効果トランジスタのソース及びドレイン領域、第2基
板領域の第2MOS電界効果トランジスタの基板の接続
領域、第3基板領域の第1バイポーラトランジスタのベ
ースの接続領域、第4基板領域の第2バイポーラトラン
ジスタのベースの接続領域を形成するために第1導電型
のイオンを注入する工程 (h)基板上部の全面に第5酸化膜層を形成した後(f
)及び(g)の工程でイオン注入された不純物の活性化
と上記の第5酸化膜層の密度を高めるために熱処理工程
をし、第1バイポーラトランジスタのエミッターの接続
領域の窓を形成する工程 (i)基板の全面に第2多結晶シリコン層を形成した後
第3基板領域の上部の所定部位に第1バイポーラトラン
ジスタの多結晶シリコンのエミッター領域の接続部を形
成するために第2多結晶シリコン層をエッチングする工
程 (j)上記の第3基板領域の第1バイポーラトランジス
タのエミッター接続部の第2多結晶シリコンに第2導電
型のイオンを注入し、上記の基板全面に第6酸化膜層を
形成した後上記のイオン注入された不純物を活性化して
第1バイポーラトランジスタのエミッター領域を形成す
ると同時に上記の第6酸化膜層の密度を高めるために熱
処理をする工程 (k)第1及び第2MOS電界効果トランジスタのソー
ス及びドレイン領域と、第1及び第2バイポーラトラン
ジスタのエミッター領域とベース領域とコレクター領域
と、第1及び第2MOS電界効果トランジスタの基板領
域の接続領域との接続のための窓を形成する工程 (l)上記の窓を通じて導体層に接続する工程(m)保
護膜層を上記の基板の全面に形成し、導線熔接のための
パッドを露出する工程 - (14)上記(b)の工程で上記各素子の領域のように
キャパシター領域が形成される領域を除外した所定の領
域に第1酸化膜層と第1酸化膜層の下部に第1導電型の
チャネルストッパー領域を形成し、上記(b)の工程後
に上記のキャパシター領域にキャパシターの下部電極を
形成するためにイオンを注入し、 上記(c)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート酸化膜の形成と同時に上記のキャ
パシターの下部電極の上部に第2酸化膜層の誘電体層を
形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲートの形成と同時に
上記のキャパシターの上部電極を形成し、上記(e)の
工程後に上記のキャパシターの下部電極の接続領域を形
成し、 上記(l)の工程で各領域の接続窓の形成と当時にキャ
パシター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し
、 上記(n)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(13)記載のbi−CMOS半導
体装置の製造方法。 - (15)上記(b)の工程で上記各素子の領域のように
抵抗の基板接続領域が形成される領域を除外した所定の
領域に第1酸化膜層と第1酸化膜層の下部に第1導電型
のチャネルストッパー領域を形成し、上記(e)の工程
後に上記の抵抗の基板接続領域を形成し、 上記(f)の工程で上記各素子のイオン注入領域の形成
と同時に上記の抵抗の基板接続領域の下部にイオン注入
領域を形成し、 上記(i)の工程で上記の第1バイポーラトランジスタ
のエミッター接続領域の窓を形成すると同時に上記の抵
抗領域のバッティングコンタクト部の接続窓を形成し、 上記(j)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(k)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部のように上記の抵
抗領域のバッティングコンタクト部と低抵抗部位に第2
導電型のイオンを注入し、上記(l)の工程で各領域の
接続窓の形成と同時に抵抗領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し
、 上記(n)の工程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(13)記載のbi−CMOS半導
体装置の製造方法。 - (16)上記(b)の工程で上記の各素子の領域のよう
にキャパシター領域と抵抗の基板接続領域が形成される
領域を除外した所定の領域に第1酸化膜層と第1酸化膜
層の下部に第1導電型のチャネルストッパー領域を形成
し、 上記(b)の工程後に上記のキャパシター領域にキャパ
シターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第1及び第2MOS電界効果
トランジスタのゲート酸化膜の形成と同時に上記のキャ
パシターの下部電極の上部に第2酸化膜層の誘電体層を
形成し、 上記(d)の工程で上記の第1及び第2MOS電界効果
トランジスタの多結晶シリコンのゲートの形成と同時に
上記のキャパシターの上部電極を形成し、上記(e)の
工程後に上記のキャパシターの下部電極の接続領域と抵
抗の基板接続領域を形成し、上記(f)の工程で上記の
各素子のイオン注入領域を形成すると同時に上記の抵抗
の基板接続領域の下部にイオン注入領域を形成し、 上記(i)の工程で上記の第1バイポーラトランジスタ
のエミッター接続領域の窓を形成すると同時に上記の抵
抗領域のバッティングコンタクト部の接続窓を形成し、 上記(j)の工程で上記の第1バイポーラトランジスタ
の多結晶シリコンのエミッター接続部の形成と同時に抵
抗領域の高抵抗部位とバッティングコンタクト部位と低
抵抗部位を形成し、 上記(k)の工程で、上記の第1バイポーラトランジス
タの多結晶シリコンのエミッター接続部のように上記の
抵抗領域のバッティングコンタクト部と低抵抗部位に第
2導電型のイオンを注入し、上記(l)の工程で各領域
の接続窓の形成と同時に抵抗及びキャパシター領域の接
続窓を形成し、上記(m)の行程時に上記の窓を通じて
導体層に接続し、 上記(n)の行程時に保護膜層を塗布し、導線熔接のた
めのパッドを露出すること、 を特徴とする請求項(13)のbi−CMOS半導体装
置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR87-10225 | 1987-09-15 | ||
KR8710225A KR900001062B1 (ko) | 1987-09-15 | 1987-09-15 | 반도체 바이 씨 모오스 장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01164061A true JPH01164061A (ja) | 1989-06-28 |
JPH0628294B2 JPH0628294B2 (ja) | 1994-04-13 |
Family
ID=19264494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63228906A Expired - Lifetime JPH0628294B2 (ja) | 1987-09-15 | 1988-09-14 | bi−CMOS半導体装置の製造方法 |
Country Status (9)
Country | Link |
---|---|
US (1) | US4970174A (ja) |
JP (1) | JPH0628294B2 (ja) |
KR (1) | KR900001062B1 (ja) |
DE (1) | DE3831264C2 (ja) |
FR (1) | FR2620570B1 (ja) |
GB (1) | GB2209873B (ja) |
HK (1) | HK18493A (ja) |
NL (1) | NL191222C (ja) |
SG (1) | SG58392G (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6305183B1 (en) | 1998-09-09 | 2001-10-23 | Toyoda Koki Kabushiki Kaisha | Apparatus and method for cooling workpiece |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4918026A (en) * | 1989-03-17 | 1990-04-17 | Delco Electronics Corporation | Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip |
JP2611461B2 (ja) * | 1989-12-20 | 1997-05-21 | 日本電気株式会社 | 半導体集積回路の製造方法 |
GB2245418A (en) * | 1990-06-20 | 1992-01-02 | Koninkl Philips Electronics Nv | A semiconductor device and a method of manufacturing such a device |
US5429959A (en) * | 1990-11-23 | 1995-07-04 | Texas Instruments Incorporated | Process for simultaneously fabricating a bipolar transistor and a field-effect transistor |
DE19523536A1 (de) * | 1994-07-12 | 1996-01-18 | Siemens Ag | Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe |
JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
KR100258203B1 (ko) | 1997-12-29 | 2000-06-01 | 김영환 | 아날로그 반도체 소자의 제조방법 |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4225877A (en) * | 1978-09-05 | 1980-09-30 | Sprague Electric Company | Integrated circuit with C-Mos logic, and a bipolar driver with polysilicon resistors |
US4299024A (en) * | 1980-02-25 | 1981-11-10 | Harris Corporation | Fabrication of complementary bipolar transistors and CMOS devices with poly gates |
US4346512A (en) * | 1980-05-05 | 1982-08-31 | Raytheon Company | Integrated circuit manufacturing method |
JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
US4445268A (en) * | 1981-02-14 | 1984-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor integrated circuit BI-MOS device |
DE3175429D1 (en) * | 1981-11-28 | 1986-11-06 | Itt Ind Gmbh Deutsche | Process for producing a monolithic integrated circuit having at least one pair of complementary field-effect transistors and at least one bipolar transistor |
JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
IT1157318B (it) * | 1982-09-06 | 1987-02-11 | Instrumentation Lab Spa | Diluitore volumetrico, particolarmente adatto all'impiego su apparecchiature per analisi chimico-cliniche |
JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
GB2143082B (en) * | 1983-07-06 | 1987-06-17 | Standard Telephones Cables Ltd | Bipolar lateral transistor |
JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
JPS60113455A (ja) * | 1983-11-24 | 1985-06-19 | Hitachi Ltd | 半導体集積回路装置 |
US4697202A (en) * | 1984-02-02 | 1987-09-29 | Sri International | Integrated circuit having dislocation free substrate |
JPS60217657A (ja) * | 1984-04-12 | 1985-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
GB2164790A (en) * | 1984-09-19 | 1986-03-26 | Philips Electronic Associated | Merged bipolar and field effect transistors |
FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
US4604790A (en) * | 1985-04-01 | 1986-08-12 | Advanced Micro Devices, Inc. | Method of fabricating integrated circuit structure having CMOS and bipolar devices |
FR2581248B1 (fr) * | 1985-04-26 | 1987-05-29 | Efcis | Procede de fabrication de transistors a effet de champ et transistors bipolaires lateraux sur un meme substrat |
EP0204979B1 (de) * | 1985-06-03 | 1989-03-29 | Siemens Aktiengesellschaft | Verfahren zum gleichzeitigen Herstellen von bipolaren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat |
JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Bi−CMOS半導体IC装置の製造方法 |
US4707456A (en) * | 1985-09-18 | 1987-11-17 | Advanced Micro Devices, Inc. | Method of making a planar structure containing MOS and bipolar transistors |
US4808548A (en) * | 1985-09-18 | 1989-02-28 | Advanced Micro Devices, Inc. | Method of making bipolar and MOS devices on same integrated circuit substrate |
US4783483A (en) * | 1985-10-03 | 1988-11-08 | Ortho Pharmaceutical Corporation | Epoxides useful as antiallergic agents |
US4735911A (en) * | 1985-12-17 | 1988-04-05 | Siemens Aktiengesellschaft | Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate |
US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
JPS62165354A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 半導体集積回路装置 |
GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
GB2188479B (en) * | 1986-03-26 | 1990-05-23 | Stc Plc | Semiconductor devices |
US4808547A (en) * | 1986-07-07 | 1989-02-28 | Harris Corporation | Method of fabrication of high voltage IC bopolar transistors operable to BVCBO |
US4727046A (en) * | 1986-07-16 | 1988-02-23 | Fairchild Semiconductor Corporation | Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases |
JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
-
1987
- 1987-09-15 KR KR8710225A patent/KR900001062B1/ko not_active IP Right Cessation
-
1988
- 1988-09-13 FR FR888811911A patent/FR2620570B1/fr not_active Expired - Lifetime
- 1988-09-14 DE DE3831264A patent/DE3831264C2/de not_active Expired - Lifetime
- 1988-09-14 JP JP63228906A patent/JPH0628294B2/ja not_active Expired - Lifetime
- 1988-09-15 NL NL8802282A patent/NL191222C/xx not_active IP Right Cessation
- 1988-09-15 GB GB8821640A patent/GB2209873B/en not_active Expired - Lifetime
- 1988-09-15 US US07/244,810 patent/US4970174A/en not_active Expired - Lifetime
-
1992
- 1992-06-03 SG SG583/92A patent/SG58392G/en unknown
-
1993
- 1993-03-04 HK HK184/93A patent/HK18493A/xx not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6305183B1 (en) | 1998-09-09 | 2001-10-23 | Toyoda Koki Kabushiki Kaisha | Apparatus and method for cooling workpiece |
Also Published As
Publication number | Publication date |
---|---|
DE3831264A1 (de) | 1989-03-30 |
SG58392G (en) | 1992-07-24 |
HK18493A (en) | 1993-03-12 |
NL191222B (nl) | 1994-10-17 |
NL191222C (nl) | 1995-03-16 |
JPH0628294B2 (ja) | 1994-04-13 |
NL8802282A (nl) | 1989-04-03 |
FR2620570A1 (fr) | 1989-03-17 |
DE3831264C2 (de) | 1994-10-20 |
KR890005817A (ko) | 1989-05-17 |
US4970174A (en) | 1990-11-13 |
GB8821640D0 (en) | 1988-10-12 |
GB2209873A (en) | 1989-05-24 |
FR2620570B1 (fr) | 1991-02-01 |
KR900001062B1 (ko) | 1990-02-26 |
GB2209873B (en) | 1990-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5941864A (ja) | モノリシツク集積回路の製造方法 | |
JPS6273654A (ja) | 集積回路構造 | |
EP0250721A2 (de) | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung | |
JPH01164061A (ja) | bi−CMOS半導体装置の製造方法 | |
EP0337823A2 (en) | MOS field effect transistor having high breakdown voltage | |
US5430317A (en) | Semiconductor device | |
JP2633873B2 (ja) | 半導体BiCMOS装置の製造方法 | |
JPS6010754A (ja) | 半導体装置及びその製造方法 | |
KR900005353B1 (ko) | 반도체 장치의 제조방법 | |
JPS6329828B2 (ja) | ||
JP3097095B2 (ja) | 半導体装置の製造方法 | |
JPS6038833A (ja) | 半導体装置およびその製造方法 | |
JPH01164062A (ja) | 半導体装置の製造方法 | |
JPS6286752A (ja) | 半導体集積回路の製造方法 | |
JPS6252966A (ja) | 半導体装置の製造方法 | |
JPH04179162A (ja) | 半導体装置の製造方法 | |
JP3067192B2 (ja) | 半導体装置 | |
JPH0565063B2 (ja) | ||
JPS60143658A (ja) | 相補形絶縁ゲート電界効果トランジスタ集積回路 | |
JPS617664A (ja) | 半導体装置およびその製造方法 | |
JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
JPS60143659A (ja) | 相補形絶縁ゲート電界効果トランジスタ集積回路 | |
JPS6232618B2 (ja) | ||
JPH01173645A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
JPH0413862B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 15 |