JPH01162173A - Logic lsi testing apparatus - Google Patents

Abstract

PURPOSE:To make it possible to test a logic LSI at high speeds which has been impossible by a conventional logic LSI tester, by adding a common clock signal and a common hold controlling signal. CONSTITUTION:A common clock is inputted through a common clock inputting terminal 21 to a plurality of FF groups 17, 18, 19 each having shift functions. The groups 17, 18, 19 form a part of a highly-integrated logic LSI to be tested. At the same time, a common hold controlling signal is inputted to a common hold controlling signal inputting terminal 22. Accordingly, data which has been prepared in advance can be taken in at high speeds by the utilization of the shift functions under the control of the input signals. The taken-in data is processed in a normal mode together with the data of groups of combined logic circuits which similarly form a part of the highly-integrated logic LSI to be tested, and outputted.

Description

【発明の詳細な説明】 第１図は本発明による高集積度論理ＬＳＩ（以下論理Ｌ
ＳＩと呼ぶ。）の一実施例を示す回路ブロック図である
。DETAILED DESCRIPTION OF THE INVENTION FIG. 1 shows a highly integrated logic LSI (hereinafter referred to as logic LSI) according to the present invention.
It is called SI. ) is a circuit block diagram showing an example of the circuit.

入力端子群１１から入力された、予め準備されたデータ
１２は、組み合わせ論理回路群１３．１４．１５．１６
、およびシフト機能付きフリップ７０ツブ群（以下シフ
ト機能付きＦ／Ｆ群と呼ぶ。The previously prepared data 12 input from the input terminal group 11 is sent to the combinational logic circuit group 13, 14, 15, 16.
, and a flip 70 knob group with a shift function (hereinafter referred to as an F/F group with a shift function).

）１７．１８．１９で論理処理され、出力端子群２０か
ら取り出される。シフト機能付きＦ／Ｆ群１７．１８．
１９は共通クロック入力端子２１および共通ホールド制
御入力端子２２に接続される。) 17, 18, and 19, the data is subjected to logic processing and taken out from the output terminal group 20. F/F group with shift function 17.18.
19 is connected to the common clock input terminal 21 and the common hold control input terminal 22.

以上の構成においては、シフト機能付きＦ／Ｆ群１７．
１８．１９は簡単のため、データが入力から出力へ流れ
るものとしている。また、組み合わせ論理回路群１３．
１４．１５．１６は、実際にはいろいろの組み合わせ回
路の集合として与えられるが、基本的には図に示した形
で代表させることができ、ここでは煩雑さをさけるため
、簡単化しである。In the above configuration, the shift function equipped F/F group 17.
For simplicity, 18.19 assumes that data flows from input to output. Also, combinational logic circuit group 13.
14, 15, and 16 are actually given as a collection of various combinational circuits, but they can basically be represented in the form shown in the figure, which is simplified here to avoid complexity.

なお、シフト機能付きＦ／Ｆ群１７．１８．１９のうち
、例えば、Ｆ／Ｆ群１７から組み合わせ論理回路群１３
を通してＦ／Ｆ群１８への経路は　５装置のクロックレ
イト内で動作するゲートの段数以下のデイレ−値を持つ
とする。またＦ／Ｆ群１８から組み合わせ論理回路群１
４を通してＦ／Ｆ群１９への経路に対しても同様である
。In addition, among the F/F groups 17, 18, and 19 with shift functions, for example, from F/F group 17 to combinational logic circuit group 13
It is assumed that the path to the F/F group 18 through 5 has a delay value equal to or less than the number of gate stages operating within the clock rate of the device. Also, from F/F group 18, combinational logic circuit group 1
The same applies to the route through F/F group 19 through F/F group 19.

本論理ＬＳＩのテストは、論理ＬＳＩテスタを利用して
行われ、従ってその最高速クロックレイトで決まる速度
以上の高速テストは不可能である。Testing of this logic LSI is performed using a logic LSI tester, and therefore high-speed testing faster than the speed determined by its highest clock rate is impossible.

また、高速動作時のデイレ−不良などは、装置に実装し
た後に検出される。Furthermore, delay defects during high-speed operation are detected after the device is mounted on the device.

次に動作について説明する。第２図および第３図は本実
施例によるテストを行った場合のタイミング図である。Next, the operation will be explained. FIGS. 2 and 3 are timing diagrams when testing according to this embodiment.

第２図はシフト機能動作時のタイミング図を示し、第３
図は通常動作時のタイミング図を示したものである。Figure 2 shows the timing diagram when the shift function operates, and Figure 3 shows the timing diagram when the shift function is activated.
The figure shows a timing diagram during normal operation.

先ず第２図に示したシフト機能動作時について説明する
。このモードではデータ１２の取り込みが行われる。す
なわち、共通クロック入力端子２１から共通クロック信
号２６（第２図〈ｂ））が複数のシフト機能付きＦ／Ｆ
群１７．１８．１９に共通に与えられる。これと同期し
て、共通ホールド制御入力端子２２から共通ホールド制
御入力信号２７（第２図（Ｃ））が同様に複数のシフト
機能付きＦ／Ｆ群１７．１８．１９に共通に与えられる
。後者の共通ホールド制御入力信号２３は（第２図（Ｃ
））は、別に与えるテスタクロック２８（第２ｖＡ（ａ
））内で共通りＣｌツク信号２６（第２図（ｂ））が１
パルス分だけ有効となるようにホールド条件が制御され
る。First, the operation of the shift function shown in FIG. 2 will be explained. In this mode, data 12 is captured. That is, the common clock signal 26 (Fig. 2 (b)) is transmitted from the common clock input terminal 21 to multiple F/Fs with a shift function.
Commonly given to groups 17.18.19. In synchronization with this, a common hold control input signal 27 (FIG. 2(C)) is similarly applied in common from the common hold control input terminal 22 to the plurality of F/F groups with shift function 17, 18, and 19. The latter common hold control input signal 23 (FIG. 2(C)
)) is a separately provided tester clock 28 (second vA(a
)), the common Cl check signal 26 (Fig. 2(b)) is 1.
The hold condition is controlled so that it is valid for the pulse.

次に、このように取り込んだデータは第３図に示したよ
うに通常動作モードで高速にテストされる。この場合は
、テスタクロツタ２８（第３図（ａ））内で、共通クロ
ック信号２６（第３図（ｂ））が２パルス分だけ有効と
なるように共通ホールド制御入力信号２３（第３図（Ｃ
））のホールド条件が制御される。The data thus captured is then tested at high speed in a normal operating mode as shown in FIG. In this case, the common hold control input signal 23 (FIG. 3(a)) is set such that the common clock signal 26 (FIG. 3(b)) is valid for two pulses within the tester clock 28 (FIG. 3(a)). C
)) hold conditions are controlled.

ここで、テスト用共通クロック信号２６のクロック周期
を、被テスト論理ＬＳＩの最高クロックレイト以上に設
定すれば高速テストが簡単に可能になる。以上説明した
ように、第２図と第３図に示したシフト機能動作と通常
動作モードを適切に組み合わせれば、低速の論理ＬＳＩ
テスタを利用して論理ＬＳＩの高速テストが可能になる
。但し、テストデータは注目するＦ／Ｆ群からＦ／Ｆ群
までの経路が活性化されるように作成しなげればならな
い。Here, if the clock period of the test common clock signal 26 is set to be equal to or higher than the highest clock rate of the logic LSI to be tested, high-speed testing can be easily performed. As explained above, if the shift function operation and normal operation mode shown in FIGS. 2 and 3 are appropriately combined, low-speed logic LSI
High-speed testing of logic LSI becomes possible using a tester. However, the test data must be created so that the path from the F/F group of interest to the F/F group is activated.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明による論理ＬＳＩテスタ装置
は、論理ＬＳＩに共通してクロック信号とホールド制御
信号を与えることにより、現状の論理ＬＳＩテスタでは
不可能な論理ＬＳＩの高速テストを可能にする効果があ
る。As explained above, the logic LSI tester device according to the present invention has the effect of enabling high-speed testing of logic LSIs, which is impossible with current logic LSI testers, by providing a clock signal and a hold control signal in common to logic LSIs. There is.

更に、クロックを連続的に与えることにより実使用クロ
ックレイトに対応したクロックレイトを精度良く設定で
きる効果がある。従って今まで困難であった高速テスト
の実施により、より性能の高い論理ＬＳＩを提供できる
効果がある。Further, by continuously applying the clock, it is possible to accurately set the clock rate corresponding to the actually used clock rate. Therefore, by implementing high-speed tests, which have been difficult until now, it is possible to provide logic LSIs with higher performance.

【図面の簡単な説明】 第１図は本発明による高集積度論理ＬＳＩの一実施例を
示す回路ブロック図、第２図は第１図の実施例のシフト
機能動作時のタイミングを示す図、第３図は同様に、第
１図の実施例の通常動作モード時のタイミングを示す図
である。 １１・・・・・・入力端子群、 １３．１４．１５．１６ ・・・・・・組み合わせ論理回路群、 １７．１８．１９・・・・・・シフト機能付きＦ／Ｆ群
、２０・・・・・・出力端子、 ２１・・・・・・共通クロック入力端子、２２・・・・
・・共通ホールド制御入力端子。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit block diagram showing an embodiment of a highly integrated logic LSI according to the present invention, FIG. 2 is a diagram showing the timing of shift function operation of the embodiment of FIG. Similarly, FIG. 3 is a diagram showing the timing of the embodiment of FIG. 1 in the normal operation mode. 11... Input terminal group, 13.14.15.16... Combinational logic circuit group, 17.18.19... F/F group with shift function, 20. ...Output terminal, 21...Common clock input terminal, 22...
...Common hold control input terminal.

Claims (1)

【特許請求の範囲】 データを入力する入力端子群と、被テスト高集積度論理
ＬＳＩの一部をなし、共通クロック信号で動作し、この
共通クロック信号に同期する共通ホールド制御信号で全
てホールドされ、その制御によりデータを取り込む複数
のシフト機能付きフリップフロップ群と、 前記入力端子群に接続され、かつ前記複数のシフト機能
付きフリップフロップ群に接続され、これらの複数のシ
フト機能付きフリップフロップ群と共に、これらに取り
込んだ前記データを通常モードで処理し、出力する複数
の組み合わせ論理回路群と、 これらの複数の組み合わせ論理回路群に接続され、前記
複数のシフト機能付きフリップフロップ群に共通クロッ
ク信号および共通ホールド制御信号の下で取り込まれ、
これらと共に前記複数の組み合わせ論理回路により通常
モードで処理され、出力されたデータを外部に取り出す
出力端子群と、前記複数のシフト機能付きフリップフロ
ップ群に共通に接続され、これらのフリップフロップ群
にデータを設定する共通クロック信号を入力する共通ク
ロック入力端子と、 同様に前記複数のシフト機能付きフリップフロップ群に
共通に接続され、これらのフリップフロップ群をホール
ドする共通ホールド制御信号を入力する共通ホールド制
御信号入力端子 とを具備することを特徴とする論理ＬＳＩテスと装置。[Claims] A group of input terminals for inputting data and a part of the high-density logic LSI under test, which operate with a common clock signal and are all held by a common hold control signal synchronized with this common clock signal. , a plurality of flip-flop groups with a shift function that take in data under the control thereof; and a plurality of flip-flop groups with a shift function connected to the input terminal group and connected to the plurality of flip-flop groups with a shift function; , a plurality of combinational logic circuit groups that process and output the data taken into these in a normal mode, and a common clock signal and Captured under common hold control signal,
Together with these, there is an output terminal group for taking out the data processed and outputted in the normal mode by the plurality of combinational logic circuits, and a group of output terminals which are connected in common to the plurality of flip-flop groups with a shift function, and are connected in common to the plurality of flip-flop groups with a shift function to output data to these flip-flop groups. a common clock input terminal that inputs a common clock signal to set the , and a common hold control that is also commonly connected to the plurality of flip-flop groups with a shift function and inputs a common hold control signal that holds these flip-flop groups. A logic LSI tester and device characterized by comprising a signal input terminal.