JPS6161428B2 - - Google Patents
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- JPS6161428B2 JPS6161428B2 JP55166076A JP16607680A JPS6161428B2 JP S6161428 B2 JPS6161428 B2 JP S6161428B2 JP 55166076 A JP55166076 A JP 55166076A JP 16607680 A JP16607680 A JP 16607680A JP S6161428 B2 JPS6161428 B2 JP S6161428B2
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- 238000012360 testing method Methods 0.000 claims description 48
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000006386 memory function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Description
【発明の詳細な説明】 本発明は集積化論理回路に関する。[Detailed description of the invention] The present invention relates to integrated logic circuits.
集積回路の高密度化につれ、このような回路を
多数搭載したパツケージのテストがますます複雑
かつ難かしくなつている。このようなパツケージ
を最も簡単にテストする方法は、パツケージ試験
装置を用いて、パツケージの入力端子から、予め
定めた論理入力データを加え、パツケージの出力
端子から出力する論理出力データを読みとり、そ
れを予め求められている正しいデータと比較する
ことである。もし、このパツケージが、フリツプ
フロツプ等の記憶素子を全く含まない組合せ回路
だけからなる場合には、ある論理入力に対するこ
のパツケージからの論理出力は一義的に定まるの
で、上述の方法を用いてこのパツケージを試験す
るための試験データを作ることおよび試験を行う
こと自身も比較的簡単にできる。 As the density of integrated circuits increases, testing of packages containing large numbers of such circuits becomes increasingly complex and difficult. The easiest way to test such a package is to use a package tester to apply predetermined logic input data from the package's input terminals, read the logic output data from the package's output terminals, and then test it. This is to compare with correct data obtained in advance. If this package consists only of combinational circuits that do not include any memory elements such as flip-flops, the logic output from this package in response to a certain logic input is uniquely determined, so this package can be constructed using the method described above. It is relatively easy to create test data for testing and to perform the test itself.
しかしながら、このパツケージの中に多くの記
憶回路が含まれる場合には、ある時点におけるパ
ツケージからの論理出力は、そのすぐ前の時点の
パツケージへの論理入力と一義的な関係を持たな
いため、上述のような方法を用いてパツケージの
良否をテストするための有効なテストデータを作
ること自身すでに非常に難かしい問題になつてく
る。 However, if this package contains many memory circuits, the logic output from the package at a certain point in time has no unambiguous relationship with the logic input to the package at the immediately previous point, so Creating valid test data to test the quality of a package using a method like this has already become a very difficult problem.
このような場合、パツケージの中の回路をメモ
リ作用を持たない組合せ回路と、メモリ作用をも
つ順序回路とに分類し、順序回路に含まれるすべ
てのフリツプフロツプを必要に応じて縦続に接続
してシフトレジスタを構成し、これらのフリツプ
フロツプの内容を自由に外部の試験装置にシフト
アウトして読みとり、また外部試験装置からのデ
ータをシフトインして前記フリツプフロツプに設
定することができるように構成し、これによつて
一方ではこれらの順序回路の間にはさまれる組合
せ回路の動作をテストし、もう一方では、上述の
シフトインシフトアウトが正常に行なわれること
で前記順序回路の動作を確認し、これらによりこ
のパツケージをテストするという方法が知られて
いる。この方法はパツケージ中の順序回路のすべ
てのフリツプフロツプに上述のような機能を付加
できれば有効に実施されるが、これをパツケージ
中に実装した高密度集積回路中に含まれる順序回
路にまで適用すると、試験対象が大きくなりす
ぎ、試験データ作成に厖大な時間を要することに
なる。このためこの方法も高密度集積回路を実装
したパツケージに適用することは実用的でないと
いう欠点を有している。 In such cases, the circuits in the package are classified into combinational circuits that do not have a memory function and sequential circuits that have a memory function, and all flip-flops included in the sequential circuits are connected in cascade and shifted as necessary. The registers are configured so that the contents of these flip-flops can be freely shifted out to and read from an external test device, and data from the external test device can be shifted in and set in the flip-flops. On the one hand, the operation of the combinational circuit sandwiched between these sequential circuits is tested, and on the other hand, the operation of the sequential circuits is confirmed by confirming that the above-mentioned shift-in shift-out is performed normally, and these A method of testing this package is known. This method can be effectively implemented if the above-mentioned functions can be added to all flip-flops of sequential circuits in a package, but if this method is applied to sequential circuits included in high-density integrated circuits mounted in a package, The test target becomes too large, and it takes an enormous amount of time to create test data. Therefore, this method also has the disadvantage that it is not practical to apply to a package in which a high-density integrated circuit is mounted.
本発明の目的は上述の従来の欠点を除去しパツ
ケージのテストを容易に行なうことを可能にする
集積化論理回路を提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide an integrated logic circuit which eliminates the above-mentioned drawbacks of the prior art and makes it possible to easily test the package.
本発明の回路は、通常動作時に使用する複数の
入出力端子を有する集積化論理回路であつて、前
記入出力端子のうちの予め定めた入出力端子のお
のおのに接続され試験指示入力がある場合には供
給されるクロツク信号に同期して歩進動作し前記
試験指示入力がない場合には入力信号をそのまま
通過させるように動作する複数のフリツプフロツ
プ回路と、シフト指示入力に応答して前記複数の
フリツプフロツプ回路を縦続に接続しシフトレジ
スタを形成させる手段とを含む。次に図面を参照
し本発明を詳細に説明する。第1図は本発明の一
実施例を示すブロツク図である。 The circuit of the present invention is an integrated logic circuit having a plurality of input/output terminals used during normal operation, and is connected to each predetermined input/output terminal among the input/output terminals and has a test instruction input. a plurality of flip-flop circuits that step in synchronization with a clock signal supplied to the circuit and operate to pass the input signal as is when there is no test instruction input; and means for cascading flip-flop circuits to form a shift register. Next, the present invention will be explained in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention.
参照数字1はこの集積化論理回路の全体を示
す。前記論理回路1はその内部に内部回路2を含
んでいるが、この内部回路2が従来の一般の集積
化論理回路であり、本発明の前記回路1はこの内
部回路2のほかにさらに以下に述べるような回路
を含んでいる。 Reference numeral 1 designates the entire integrated logic circuit. The logic circuit 1 includes an internal circuit 2 therein, and this internal circuit 2 is a conventional general integrated logic circuit, and the circuit 1 of the present invention further includes the following in addition to this internal circuit 2. It contains the circuits described below.
すなわち、前記内部回路2のすべての入力ライ
ン3−1,3−2,…………,3−Nに対し、そ
れぞれ以下に述べるような特別の機能をもつフリ
ツプフロツプ(FF)4−1,4−2,………
…,4−Nが接続され前記入力ラインはこのFF
を介して前記回路1の通常入力端子5−1,5−
2,…………,5−Nに接続されている。 That is, for all the input lines 3-1, 3-2, . −2,……
..., 4-N are connected and the input line is this FF
The normal input terminals 5-1, 5- of the circuit 1 via
2, . . . , 5-N.
同様に、前記内部回路2のすべての出力ライン
6−1,6−2,…………,6−Lは上と同じ機
能をもつFF7−1,7−2,…………,7−L
を介して前記回路1の通常出力端子8−1,8−
2,…………,8−Lに接続されている。 Similarly, all the output lines 6-1, 6-2, ......, 6-L of the internal circuit 2 are FF7-1, 7-2, ......, 7-L having the same function as above. L
The normal output terminals 8-1, 8- of the circuit 1 via
2, . . . , 8-L.
さて、前記FF4−1,4−2,…………,4
−NおよびFF7−1,7−2,…………,7−
Lの各々は第2図のD,S,MおよびTで示すよ
うな入出力点および制御用点をもち、下記のよう
に動作する。すなわち、2つの信号入力点Dおよ
びSをもち、シフトモード制御点Mが高レベルの
ときはD点入力が選択され、シフトモード制御点
Mが低レベルのときはS点入力が選択される(選
択されない方の入力点からの信号は動作に何等影
響を与えない)。さらに、試験モード制御点Tが
高レベルのときは前記DかSのうちの選択された
方の論理入力がそのまま信号出力点Qに現われ
る。またもし、前記Tが低レベル(試験指示入
力)のときには前記DかSのうちの選択された方
の論理入力がクロツク入力点CKからのクロツク
により歩進され出力点Qに現われるような同期型
のFFとして動作する。 Now, the above FF4-1, 4-2, …………, 4
-N and FF7-1, 7-2, …………, 7-
Each of L has input/output points and control points as shown by D, S, M, and T in FIG. 2, and operates as described below. That is, it has two signal input points D and S, and when the shift mode control point M is at a high level, the D point input is selected, and when the shift mode control point M is at a low level, the S point input is selected ( Signals from the unselected input point have no effect on the operation). Further, when the test mode control point T is at a high level, the selected logic input of D or S appears as it is at the signal output point Q. Also, if the T is at a low level (test instruction input), the selected logic input of D or S is stepped by the clock from the clock input point CK and appears at the output point Q. Operates as a FF.
さて、前記回路1はその中に含まれる内部回路
2のすべての入力および出力に上述の機能をもつ
FFが第1図に示すように接続され、その結果下
記のような綜合動作を行う。 Now, the circuit 1 has the above-mentioned functions for all inputs and outputs of the internal circuit 2 included therein.
The FFs are connected as shown in FIG. 1, resulting in the following integrated operation.
すなわち、前記回路1に設けられたシフトモー
ド制御端子9に高レベル信号を供給し、且つ試験
モード制御端子10に高レベル信号を供給すると
通常入力端子5−1,5−2,…………,5−N
からの入力論理信号はそのまま内部回路2のそれ
ぞれの入力ライン3−1,3−2,…………,3
−Nに現われ、また内部回路2の出力ライン6−
1,6−2,…………,6−Lからの出力論理信
号はそのまま前記回路1のそれぞれの通常出力端
子8−1,8−2,…………,8−Lに現われ
る。この場合、クロツク入力端子11から正規の
クロツクを供給することにより回路1は内部回路
2だけからなる従来の集積化論理回路と全く同じ
動作をする。これがこの回路1の通常動作モード
である。 That is, when a high level signal is supplied to the shift mode control terminal 9 provided in the circuit 1 and a high level signal is supplied to the test mode control terminal 10, the normal input terminals 5-1, 5-2, . . . ,5-N
The input logic signals from the internal circuit 2 are directly connected to the respective input lines 3-1, 3-2, ......, 3.
-N and also appears on the output line 6- of the internal circuit 2.
The output logic signals from the circuits 1, 6-2, . . . , 6-L appear as they are at the respective normal output terminals 8-1, 8-2, . In this case, by supplying a regular clock from the clock input terminal 11, the circuit 1 operates exactly the same as a conventional integrated logic circuit consisting of only the internal circuit 2. This is the normal operating mode of this circuit 1.
さて次に、シフトモード制御端子9に低レベル
信号(シフト指示入力)を供給し、試験モード制
御端子10にも低レベル信号を供給し、かつクロ
ツク入力端子17に適当なクロツクを加えること
により、前記各FFはシフトデータ入力端子12
を入力として、前記FF4−Nを先頭のFFとし以
下入力側のFFが直列に接続されFF4−2、FF
4−1を経て、さらに出力側のFF7−Lに接続
され、以下出力側の各FFを経てFF7−2を通り
FF7−1でシフトデータ出力端子13につなが
る一連のシフトレジスタを形成する。 Next, by supplying a low level signal (shift instruction input) to the shift mode control terminal 9, supplying a low level signal to the test mode control terminal 10, and applying an appropriate clock to the clock input terminal 17, Each FF is a shift data input terminal 12
As input, FF4-N is the first FF, and the following FFs on the input side are connected in series, FF4-2, FF
4-1, it is further connected to FF7-L on the output side, and then passes through each FF on the output side and FF7-2.
A series of shift registers connected to the shift data output terminal 13 are formed by FF7-1.
従つて、内部回路2の入力側および出力側にセ
ツトされているデータは、こうして前記端子9,
10、および11に適当な信号を加えることによ
り、シフトデータ出力端子13から外部に直列に
シフトアウトして読み出すことができる。(これ
をスキヤンアウトという)。あるいはまた、この
内部回路2の入力側および出力側にセツトしたい
データを外部からシフトデータ入力端子12を介
して直列にシフトインして各FFにセツトするこ
とができる(これをスキヤンインという)。 Therefore, the data set on the input side and output side of the internal circuit 2 is thus transferred to the terminals 9,
By applying appropriate signals to 10 and 11, the data can be serially shifted out and read out from the shift data output terminal 13. (This is called scan out). Alternatively, data to be set on the input and output sides of the internal circuit 2 can be serially shifted in from the outside via the shift data input terminal 12 and set in each FF (this is called scan-in).
従つて、以上の構成をもつ前記回路1を搭載し
たパツケージを作り、このパツケージの中におい
て前記各集積化論理回路1の各シフトモード制御
端子9および各試験モード制御端子10をそれぞ
れ並列に接続してパツケージのシフトモード制御
端子および試験モード制御端子にそれぞれ接続
し、また前記搭載された各集積化論理回路1のシ
フトデータ入力端子12およびシフトデータ出力
端子13を予め定めた順序にしたがつてつぎつぎ
に直列に接続し、それら直列回路の入力および出
力をそれぞれパツケージのシフトデータ入力端子
およびシフトデータ出力端子に接続することによ
り、前述のスキヤンアウトおよびスキヤンインの
動作を用いて、このパツケージに搭載された各集
積化論理回路の入力側データおよび出力側データ
に直接アクセスすることができる。 Therefore, a package is made in which the circuit 1 having the above configuration is mounted, and each shift mode control terminal 9 and each test mode control terminal 10 of each integrated logic circuit 1 are connected in parallel in this package. the shift mode control terminal and the test mode control terminal of the package, respectively, and the shift data input terminal 12 and shift data output terminal 13 of each of the integrated logic circuits 1 mounted on the package in a predetermined order. By connecting the input and output of these series circuits to the shift data input terminal and shift data output terminal of the package, respectively, the scan-out and scan-in operations described above can be used to The input and output data of each integrated logic circuit can be accessed directly.
これを用いて、これらの各集積化論理回路を、
このパツケージをテストする際の外部回路(パツ
ケージ中の回路でこれらの集積化論理回路の外部
にある回路)に対するテストデータの読取点(こ
の集積化論理回路の入力側から読み出されるデー
タが前段にある外部回路に対するテストデータの
読取点となる)および、外部回路に対するテスト
データの設定点(この集積化論理回路の出力側に
セツトされるデータが後段にある外部回路に対す
るテストデータの設定点となる)とすることがで
きる。これによりこのパツケージをテストするた
めのテストデータの設定および読取りを非常に容
易にし、かつ被試験回路をこのように分断するこ
とによつて試験そのものも簡単化することができ
る。 Using this, each of these integrated logic circuits is
When testing this package, the test data reading point for external circuits (circuits in the package that are external to these integrated logic circuits) (the data read from the input side of this integrated logic circuit is in the previous stage) (The data set on the output side of this integrated logic circuit becomes the test data setting point for the subsequent external circuit.) It can be done. This makes it very easy to set and read test data for testing this package, and by dividing the circuit under test in this way, the test itself can be simplified.
この場合、この集積化論理回路自身は、予め別
に設けたチツプ試験器に挿入し、通常動作モード
として動作させ、その動作状態をチツプ単体とし
て確認しておく。この単体としての動作確認がす
んだチツプをパツケージに実装し、この実装され
たチツプの入出力側をそれぞれ外部周辺回路に対
するテストデータ読取り点およびテストデータ設
定点として使用することにより、最初に述べたよ
うな従来のパツケージテストで生ずる問題を除く
ことができる。すなわち、この集積化論理回路の
内部に関しては、その中に含まれる順序回路をも
含めてすでに上述の方法により単体として動作確
認済みとなつているので、これを含むパツケージ
としての動作は、この回路の入力側および出力側
でこの回路と接する外部周辺回路だけの動作確認
を行なえばよいが、本発明は上述のようにこれを
行なう手段を提供している。 In this case, the integrated logic circuit itself is inserted in advance into a separately provided chip tester, operated in a normal operation mode, and its operating state is checked as a single chip. By mounting this chip whose operation as a single unit has been confirmed in a package and using the input and output sides of this chip as test data reading points and test data setting points for external peripheral circuits, This eliminates the problems that arise with conventional package testing. In other words, since the internal parts of this integrated logic circuit, including the sequential circuits included therein, have already been verified to operate as a single unit using the method described above, the operation of the package containing this circuit is as follows. It is sufficient to check the operation of only the external peripheral circuits in contact with this circuit on the input side and output side of the circuit, and the present invention provides a means for doing this as described above.
上述の使用例は、この集積化論理回路を用いパ
ツケージ中の外部周辺回路をテストする場合につ
いて説明したものであるが、またこの集積化論理
回路を、パツケージに実装したままで、その内部
回路(この回路自身)をテストするのに用いるこ
ともできる。 The above usage example describes the case where this integrated logic circuit is used to test external peripheral circuits in a package, but it is also possible to test the internal circuit ( It can also be used to test the circuit itself.
すなわち、パツケージに実装しないチツプ単体
のときには、前述のようにチツプ試験器に挿入し
てテストするのが実際的であるが、いつたんパツ
ケージに実装したあとでチエツクしたい場合に、
多くのチツプをいちいちパツケージからはずして
テストするのは実用的ではない。このような場合
に、前記回路を用い前述の外部周辺回路をテスト
したのと同様にしてテストすることができる。但
しこの場合、前記入力側のフリツプフロツプに入
力テストデータをセツトし、また、前記出力側の
フリツプフロツプから読み出したデータを出力テ
ストデータとして用いる。 In other words, when a single chip is not mounted in a package, it is practical to insert it into a chip tester as described above and test it, but if you want to check it after it has been mounted in a package,
It is not practical to remove many chips from the package and test them one by one. In such a case, the circuit can be tested in the same way as the external peripheral circuit described above was tested. However, in this case, input test data is set in the flip-flop on the input side, and data read from the flip-flop on the output side is used as output test data.
また、内部回路は一般に順序回路を含むので、
これをテストするためには一連の入力データに対
する内部回路の一連の出力データを求め、これと
予め求められている正しいデータと比較する必要
がある。この場合、前述の入力データセツトおよ
び出力データ読取りのときのスキヤンインおよび
スキヤンアウトに用いるクロツクが内部回路2の
動作を乱さないように、第3図に示すようなゲー
ト回路14を設け、これを介して内部回路2にク
ロツクを供給する必要がある。このゲート回路1
4は前記シフトモード制御端子9に低レベル信号
(シフト指示入力)が加わつた場合にはクロツク
端子11より内部回路2に供給されるクロツクの
通過を禁止するためのゲートである。これを用い
て内部回路を試験する場合には、まず前記パツケ
ージのシフトモード制御端子および試験モード制
御端子に低レベル信号を加えスキヤンインにより
入力データをセツトし、次にシフトモード制御端
子を高レベルとし、前記ゲート回路14の禁止を
解いてから1個分のクロツクを加え、この入力側
のフリツプフロツプにセツトしたデータを内部回
路2に読み取らせるとともに内部回路2の出力側
のデータを出力側のフリツプフロツプに読み出
す。次に、前記パツケージのシフトモード制御端
子を低レベルに戻してからスキヤンアウトにより
データを外部に読み出し、この中の出力側のデー
タを予め求めてある正しいデータと比較する。こ
れがOKの場合には次のデータをスキヤンインし
て入力側のフリツプフロツプにセツトするという
プロセスをくりかえし、内部回路2側からみると
一連の入力データがそれに対する正しいクロツク
と共につぎつぎに入り、また内部回路2で処理さ
れたデータが正しいクロツクと共につぎつぎに出
力されるようにする必要がある。 Also, since the internal circuit generally includes a sequential circuit,
In order to test this, it is necessary to obtain a series of output data from the internal circuit in response to a series of input data and compare this with correct data determined in advance. In this case, a gate circuit 14 as shown in FIG. 3 is provided so that the clock used for scan-in and scan-out when setting the input data and reading the output data described above does not disturb the operation of the internal circuit 2. It is necessary to supply the internal circuit 2 with a clock. This gate circuit 1
Reference numeral 4 denotes a gate for inhibiting passage of the clock supplied from the clock terminal 11 to the internal circuit 2 when a low level signal (shift instruction input) is applied to the shift mode control terminal 9. When testing the internal circuit using this, first set the input data by applying a low level signal to the shift mode control terminal and test mode control terminal of the package by scanning in, then set the shift mode control terminal to high level. After disabling the gate circuit 14, one clock is added, causing the internal circuit 2 to read the data set in the flip-flop on the input side, and transmitting the data on the output side of the internal circuit 2 to the flip-flop on the output side. read out. Next, after returning the shift mode control terminal of the package to a low level, the data is read out to the outside by scan-out, and the data on the output side is compared with correct data obtained in advance. If this is OK, the process of scanning in the next data and setting it in the flip-flop on the input side is repeated, and from the internal circuit 2 side, a series of input data is input one after another with the correct clock for it, and the internal circuit 2 It is necessary to ensure that the processed data is output one after the other with the correct clock.
次に、以上の実施例に用いた第2図のフリツプ
フロツプの詳細な回路を第4図に示す。この図か
ら、シフトモード制御点Mに高レベル信号を供給
すると、Dからの論理入力信号が選択され、低レ
ベル信号を供給するとSからの論理入力信号が選
択され、また試験モード制御点Tに高レベル信号
が供給すると、前記選択された論理信号がその
まゝ出力点Qに現われ、また点Tに低レベル信号
(試験指示入力)を供給すると、前記選択された
論理信号を、クロツク供給点CKから加えられた
クロツクにより歩進し出力点Qに出力する同期型
のフリツプフロツプ回路として動作することは明
らかであろう。なお、図においてVR1およびVR
2は適当な参照用直流電圧を示し、またVEは負
電源電圧を示す。 Next, FIG. 4 shows a detailed circuit of the flip-flop shown in FIG. 2 used in the above embodiment. From this figure, supplying a high level signal to shift mode control point M selects the logic input signal from D, supplying a low level signal selects the logic input signal from S, and also applies to test mode control point T. When a high level signal is applied, the selected logic signal appears as is at the output point Q, and when a low level signal (test instruction input) is applied to point T, the selected logic signal appears at the clock supply point. It is clear that the circuit operates as a synchronous flip-flop circuit that advances by the clock applied from CK and outputs to output point Q. In addition, VR1 and VR
2 indicates a suitable reference DC voltage, and VE indicates a negative power supply voltage.
以上のように、本発明を用いることにより任意
の高密度集積化論理回路に対しその回路自身とは
無関係にその回路の入力側データおよび出力側デ
ータを自由に読み取りまた設定することができ
る。これによりこの回路を搭載したパツケージの
テストを容易にし、生産能率を高めることができ
る。 As described above, by using the present invention, it is possible to freely read and set the input side data and output side data of any high-density integrated logic circuit, regardless of the circuit itself. This makes testing of packages equipped with this circuit easier and increases production efficiency.
第1図は本発明の一実施例を示すブロツク図、
第2図は前記実施例に使用するフリツプフロツプ
の信号の入出力点および制御信号供給点等を説明
するための図、第3図は他の実施例を示すブロツ
ク図および第4図は前記フリツプフロツプの一例
を示す回路図である。
図において、1……集積化論理回路本体、2…
…内部回路、3−1,3−2,…………,3−N
……内部回路入力ライン、4−1,4−2,……
……,4−N……入力側フリツプフロツプ
(FF)、5−1,5−2,…………,5−N……
通常入力端子、6−1,6−2,…………,6−
L……内部回路出力ライン、7−1,7−2,…
………,7−L……出力側フリツプフロツプ
(FF)、8−1,8−2,…………,8−L……
通常出力端子、9……シフトモード制御端子、1
0……試験モード制御端子、11……クロツク信
号入力端子、12……シフトデータ入力端子、1
3……シフトデータ出力端子、14……ゲート回
路、D……信号入力点、S……信号入力点、M…
…シフトモード制御点、T……試験モード制御
点、CK……クロツク入力点。
FIG. 1 is a block diagram showing one embodiment of the present invention;
FIG. 2 is a diagram for explaining signal input/output points and control signal supply points of the flip-flop used in the embodiment, FIG. 3 is a block diagram showing another embodiment, and FIG. 4 is a diagram of the flip-flop used in the embodiment. FIG. 2 is a circuit diagram showing an example. In the figure, 1...integrated logic circuit body, 2...
…Internal circuit, 3-1, 3-2, ………, 3-N
...Internal circuit input line, 4-1, 4-2, ...
......, 4-N... Input side flip-flop (FF), 5-1, 5-2, ......, 5-N...
Normal input terminal, 6-1, 6-2, …………, 6-
L...Internal circuit output line, 7-1, 7-2,...
......, 7-L... Output side flip-flop (FF), 8-1, 8-2, ......, 8-L...
Normal output terminal, 9...Shift mode control terminal, 1
0...Test mode control terminal, 11...Clock signal input terminal, 12...Shift data input terminal, 1
3...Shift data output terminal, 14...Gate circuit, D...Signal input point, S...Signal input point, M...
...Shift mode control point, T...Test mode control point, CK...Clock input point.
Claims (1)
する集積化論理回路において、 前記入出力端子のうちの予め定めた入出力端子
のおのおのに接続され試験指示入力がある場合に
は供給されるクロツク信号に同期して歩進動作し
前記試験指示入力がない場合には入力信号をその
まま通過させるように動作する複数のフリツプフ
ロツプ回路と、 シフト指示入力に応答して前記複数のフリツプ
フロツプ回路を縦続に接続しシフトレジスタを形
成させる手段とを含むことを特徴とする集積化論
理回路。[Claims] 1. In an integrated logic circuit having a plurality of input/output terminals used during normal operation, when a test instruction input is connected to each of predetermined input/output terminals among the input/output terminals, a plurality of flip-flop circuits that step in synchronization with the supplied clock signal and operate to pass the input signal as is when there is no test instruction input; and means for connecting circuits in cascade to form a shift register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55166076A JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55166076A JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5789155A JPS5789155A (en) | 1982-06-03 |
JPS6161428B2 true JPS6161428B2 (en) | 1986-12-25 |
Family
ID=15824528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55166076A Granted JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5789155A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
JPS62126367A (en) * | 1985-11-26 | 1987-06-08 | Nec Corp | Logical integrated circuit |
JP2608956B2 (en) * | 1989-06-14 | 1997-05-14 | 松下電子工業株式会社 | Semiconductor integrated circuit |
-
1980
- 1980-11-25 JP JP55166076A patent/JPS5789155A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5789155A (en) | 1982-06-03 |
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