JPH01182768A - Logical lsi - Google Patents

Abstract

PURPOSE:To enable a fast function test by controlling an effective clock by a hold control signal. CONSTITUTION:FF circuits 5-7 are so controlled that a tester clock signal from a common clock input terminal 10 becomes effective only by one pulse within one cycle of a test clock when a hold control signal A is inputted with the tester clock from a logical LSI tester as trigger signal and a synchronization hold control signal is outputted from a synchronization circuit 12. With such an arrangement, data for testing can be set for the circuits 5-7 by applying tester clocks by a specified number according to the position of an FF circuit desired to be tested. Then, a hold control signal B is inputted to be supplied to the circuits 5-7 with the synchronization of the circuit 12 so that a clock signal for testing from a terminal 10 becomes effective only by two continuing pulses within one cycle of the tester clocks. This makes the FFs operate only by these two pulses by a clock with the speed the same as an ordinary clock actually used.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速テストを可能とした論理ＬＳＩに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic LSI that enables high-speed testing.

〔従来の技術〕[Conventional technology]

論理ＬＳＩのテストとしては、予め準備したテスト用デ
ータを与え、論理ＬＳＩテスタによるクロックを進めて
出力をストローブし、正解値と照合する機能テストが一
般的に行われている。As a test for a logic LSI, a functional test is generally performed in which test data prepared in advance is given, a logic LSI tester advances the clock, strobes the output, and compares it with a correct value.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで、最近の論理ＬＳＩを使用した装置の性能向上
のため、クロックレイトは著しく声速化されてきており
、現状の論理ＬＳＩテスタで装置の実使用クロック並の
テストクロックを実現することは困難となっていた。こ
のため、論理ＬＳＩの低速ファンクション動作について
はテストできるが、高速ファンクション動作の確認は装
置に実装してからでないとテストできないという問題点
があった。By the way, in order to improve the performance of devices using recent logic LSIs, the clock rate has become significantly faster, making it difficult to achieve a test clock comparable to the actual clock used by the device with current logic LSI testers. was. Therefore, although it is possible to test the low-speed functional operation of a logic LSI, there is a problem in that the high-speed functional operation cannot be tested until it is mounted on a device.

すなわち、入力および出力と内部フリップ７０ツブとの
間のファンクションテストとデイレ−テストについては
、低速のテスタであっても、入力タイミングのスキニー
調整と、出力のストローブ精度の向上により、ある程度
テストすることが可能である。しかし前述のように論理
ＬＳＩ０高集積化や高速度化が進むにつれ、内部フリッ
プフロップの段数が一層深くなってきており、フリップ
フロップとフリップフロップとの間の高速ファンクショ
ンテストを行うことができず、この上障害発生時の解析
にも支障をきたす問題があった。In other words, the function test and delay test between the input and output and the internal flip 70 tube can be performed to some extent even with a low-speed tester by making skinny adjustments to the input timing and improving the output strobe accuracy. is possible. However, as mentioned above, as logic LSIs become more highly integrated and faster, the number of stages of internal flip-flops becomes deeper, making it impossible to perform high-speed function tests between flip-flops. In addition, there was a problem that also hindered analysis when a failure occurred.

そこで本発明の目的は、現状の論理ＬＳＩテスタでは困
難な高速ファンクションテストを可能とした論理ＬＳＩ
を提供することにある。Therefore, an object of the present invention is to develop a logic LSI that enables high-speed functional tests that are difficult to perform with current logic LSI testers.
Our goal is to provide the following.

〔問題点を解決するための手段〕[Means for solving problems]

この目的達成のため、本発明による論理ＬＳＩは、共通
のクロック信号により動作する多数のシフト機能付フリ
ップフロップ回路と、前記したクロック信号を入力する
ための共通クロック入力端子と、クロック信号に対して
ホールド制御信号を入力するための共通ホールド入力端
子と、このホールド制御信号を前記クロック信号と同期
化し、各フリップフロップ回路を共通にホールドする同
期化ホールド制御信号として出力する同期化回路とを具
備することを特徴としている。To achieve this objective, the logic LSI according to the present invention includes a large number of flip-flop circuits with a shift function that operate based on a common clock signal, a common clock input terminal for inputting the above-mentioned clock signal, and a common clock input terminal for inputting the clock signal. It comprises a common hold input terminal for inputting a hold control signal, and a synchronization circuit that synchronizes this hold control signal with the clock signal and outputs it as a synchronized hold control signal that commonly holds each flip-flop circuit. It is characterized by

この論理ＬＳＩでは、同期化回路から出力される同期化
ホールド制御信号によって各フリップフロップ回路が共
通に制御され、ホールド解除期間のみクロック信号が有
効となってそのクロックレイトに基づく動作が行われる
。したがって、ホールド制御信号によって有効クロック
を制御することにより、予め準備したテスト用データを
各フリップフロップ回路のシフト機能を用いてフリップ
フロップ回路に取り込み、続いて通常動作モードの実行
を行うことを繰り返すことにより、所定のクロックレイ
トに基づくフリップフロップ回路とフリップフロップ回
路との間の高速ファンクションテストを行う。In this logic LSI, each flip-flop circuit is commonly controlled by a synchronization hold control signal outputted from a synchronization circuit, and a clock signal is valid only during a hold release period to perform an operation based on the clock rate. Therefore, by controlling the effective clock using the hold control signal, it is possible to repeatedly load test data prepared in advance into the flip-flop circuit using the shift function of each flip-flop circuit, and then execute the normal operation mode. A high-speed functional test between flip-flop circuits is performed based on a predetermined clock rate.

〔実施例〕〔Example〕

以下実施例につき本発明の詳細な説明する。 The present invention will be described in detail below with reference to Examples.

この実施例による論理ＬＳＩは、第１図に示すように、
複数段の組合せ論理回路群１〜４とシフト機能付のフリ
ップフロップ回路群５〜７を有し、入力端子群８より入
力したデータを組合せ論理回路群１〜４およびフリップ
フロップ回路群５〜７で論理処理し、出力端子群９に出
力するものである。なお、各フリップフロップ回路群５
〜７は、データが入力側から出力側に流れる回路構成を
とった。実際にはいろいろな組合せ回路の集合となるが
、基本的には第１図に示すものと同様であり、ここでは
煩を避けるため省略する。また、フリップフロップ回路
群５．６から組合せ論理回路群２．３を通してフリップ
フロップ回路群・６．７に至る径路では、装置のクロッ
クレイト内で動作するゲートの段数以下のデイレ−値を
持つものとする。また、組合せ論理回路群１〜３からフ
リップフロップ回路群５〜７を通して組合せ論理回路群
２〜４に至る径路においても同様とする。The logic LSI according to this embodiment is as shown in FIG.
It has multiple stages of combinational logic circuit groups 1 to 4 and flip-flop circuit groups 5 to 7 with a shift function, and data input from the input terminal group 8 is transferred to the combinational logic circuit groups 1 to 4 and the flip-flop circuit groups 5 to 7. It performs logic processing and outputs to the output terminal group 9. Note that each flip-flop circuit group 5
-7 adopted a circuit configuration in which data flows from the input side to the output side. Although it is actually a collection of various combinational circuits, it is basically the same as that shown in FIG. 1, and will be omitted here to avoid complexity. In addition, the path from the flip-flop circuit group 5.6 through the combinational logic circuit group 2.3 to the flip-flop circuit group 6.7 has a delay value that is less than or equal to the number of stages of gates operating within the clock rate of the device. shall be. The same applies to the paths from the combinational logic circuit groups 1 to 3 to the combinational logic circuit groups 2 to 4 via the flip-flop circuit groups 5 to 7.

そして、このような構成の論理ＬＳＩでは、高速ファン
クションテストを行うために利用される共通クロック入
力端子１０と、共通ホールド入力端子１１と、同期化回
路１２が設けられている。The logic LSI having such a configuration is provided with a common clock input terminal 10, a common hold input terminal 11, and a synchronization circuit 12, which are used for performing high-speed function tests.

共通クロック入力端子ｌＯには、各フリップフロップ回
路群５〜７を共通に制御する連続的なテスト用クロック
信号が入力されるようになっている。このクロック信号
は、論理ＬＳＩの実使用クロックと等しい周期を有する
ものとなっている。A continuous test clock signal that commonly controls each of the flip-flop circuit groups 5 to 7 is input to the common clock input terminal IO. This clock signal has a period equal to the clock actually used by the logic LSI.

共通ホールド入力端子１１には、図示しない論理ＬＳＩ
テスタのクロックをトリガ信号とするホールド制御信号
が供給されるようになっている。A logic LSI (not shown) is connected to the common hold input terminal 11.
A hold control signal using the tester clock as a trigger signal is supplied.

このホールド制御信号は、各フリップフロップ回路群５
〜７を共通にホールドするものであり、フリップフロッ
プ回路のシフト機能を用いてテスト用データの取り込み
を行うシフトモード用のホールドタイミングを有するホ
ールド制御信号Ａと、フリップフロップ回路を高速のテ
スト用クロック信号により動作させるための通常モード
用のホールドタイミングを有するホールド制御信号Ｂの
２種類が用意されている。なお、これらモードの切り換
えは、ホールド制御信号を出力する図示しない制御回路
にモード指定信号を供給することにより行うようになっ
ている。This hold control signal is applied to each flip-flop circuit group 5.
7 to 7 in common, and a hold control signal A having a hold timing for a shift mode in which test data is taken in using the shift function of the flip-flop circuit, and a high-speed test clock that controls the flip-flop circuit. Two types of hold control signals B having hold timings for normal mode are prepared for operation by signals. Note that switching between these modes is performed by supplying a mode designation signal to a control circuit (not shown) that outputs a hold control signal.

同期化回路１２は、共通ホールド入力端子１１より入力
されたホールド制御信号をテスト用クロック信号と同期
化して出力するものである。The synchronization circuit 12 synchronizes the hold control signal inputted from the common hold input terminal 11 with the test clock signal and outputs it.

次に、以上のような論理ＬＳＩにおける各フリップフロ
ップ回路間のファンクションテストを行う場合の動作を
、第２図（ａ）および（ｂ）に基づいて説明する。Next, the operation when performing a function test between each flip-flop circuit in the logic LSI as described above will be explained based on FIGS. 2(a) and 2(b).

第２図（ａ）はホールド制御信号Ａにより、シフト機能
を用いてテスト用データの取り込みを行う場合の動作を
あられしている。論理ＬＳＩテスタからのテスタクロツ
タ（図中イ）をトリガ信号としてホールド制御信号Ａ（
図中ハ）が入力され、同期化回路１２から同期化ホール
ド制御信号（図中二）が出力されると、共通クロック入
力端子１０からのテスト用クロック信号（図中口）はテ
スタクロックの１周期内で１パルス（図中三角印で示す
）だけ有効となるように各フリップフロップ回路が制御
される。従って、テストしたいフリップフロップ回路の
位置に応じてテスタクロツタを所定数だけ与えることに
より、テスト用データをそのフリップフロップ回路にセ
ットすることができる。また、これと同様の制御によっ
て所定のフリップフロップ回路に保持されたデータの読
み出しを行うことができる。FIG. 2(a) shows the operation when test data is taken in using the shift function in response to the hold control signal A. The hold control signal A (
When C) in the figure is input and the synchronization hold control signal (2 in the figure) is output from the synchronization circuit 12, the test clock signal (opening in the figure) from the common clock input terminal 10 is 1 of the tester clock. Each flip-flop circuit is controlled so that only one pulse (indicated by a triangle in the figure) is valid within a period. Therefore, by applying a predetermined number of tester clocks depending on the position of the flip-flop circuit to be tested, test data can be set in the flip-flop circuit. Furthermore, data held in a predetermined flip-flop circuit can be read out using similar control.

第２図（ｂ）は、ホールド制御信号Ｂにより、通常モー
ドによる高速処理をテストとする場合の動作をあられし
ている。この実施例では、ホールド制御信号Ｂ（図中ハ
）が入力されて同期化回路１２で同期化され（図中二）
、各フリップフロップ回路に供給されることにより、共
通クロック入力端子１０からのテスト用クロック信号（
図中口）はテスタクロック（図中イ）の１周期内で連続
する２パルス（図中三角印で示す）だけ有効となるよう
になっている。従って、各フリップフロップは、この２
パルス分だけ通常の実使用クロックと同一速度のクロッ
クで動作することになる。FIG. 2(b) shows the operation when high-speed processing in the normal mode is tested using the hold control signal B. In this embodiment, a hold control signal B (C in the figure) is input and synchronized by the synchronization circuit 12 (C in the figure).
, the test clock signal (from the common clock input terminal 10) is supplied to each flip-flop circuit.
The clock (opening in the figure) is designed so that only two consecutive pulses (indicated by triangles in the figure) are valid within one cycle of the tester clock (arrow A in the figure). Therefore, each flip-flop
The clock operates at the same speed as the normally used clock for the pulses.

従ってこの論理ＬＳＩでは、以上の２つのホールド制御
信号Ａ、Ｂによる制御を組み合わせることによって各フ
リップフロップ回路間の高速ファンクションテストを行
うことができる。すなわち、まずホールド制御信号Ａに
よって所定のフリップフロップ回路にテスト用データを
セットする。そしてホールド制御信号已によって各フリ
ップフロップ回路を高速で２クロツクだけ動作させる。Therefore, in this logic LSI, a high-speed functional test between each flip-flop circuit can be performed by combining the control by the above two hold control signals A and B. That is, first, test data is set in a predetermined flip-flop circuit using the hold control signal A. Then, each flip-flop circuit is operated at high speed by two clocks according to the hold control signal.

そして再びホールド制御信号Ａによってフリップフロッ
プ回路が保持した高速動作後のデータを読み出し、この
データを正解値と比較する。もちろんテスト用デ、−夕
は、テストすべきフリップフロップ回路をちょうどアク
ティブにするようなものを用いることになる。Then, the data held by the flip-flop circuit after high-speed operation is read out again by the hold control signal A, and this data is compared with the correct value. Of course, the test device must be one that just activates the flip-flop circuit to be tested.

このような作業を繰り返すことにより、所望の各フリッ
プフロップ回路間の高速ファンクションテストが可能と
なり、障害発生時の解析等も適正に行うことができる。By repeating such operations, it is possible to perform high-speed functional tests between desired flip-flop circuits, and it is also possible to properly perform analysis when a failure occurs.

なお、実施例ではホールド制御信号Ｂによって２パルス
だけ有効となるようにしたが、３パルス以上連続するよ
うにしてもよい。In the embodiment, only two pulses are made effective by the hold control signal B, but three or more pulses may be made continuous.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、ホールド制御信
号によって有効クロックを制御することにより、予め準
備したテスト用データを各フリップフロップ回路のシフ
ト機能を用いてフリップフロップ回路に取り込み、続い
て通常動作モードの実行を行うことを繰り返すことによ
り、所定のクロックレイトに基づくフリップフロップ回
路とフリップフロップ回路との間の高速ファンクション
テストを行うことができ、現状の論理ＬＳＩテスタでは
困難な高速ファンクションテストが可能となる効果があ
る。As explained above, according to the present invention, by controlling the effective clock using the hold control signal, test data prepared in advance is taken into the flip-flop circuit using the shift function of each flip-flop circuit, and then the normal By repeating the execution of operation modes, it is possible to perform high-speed functional tests between flip-flop circuits based on a predetermined clock rate, which is difficult with current logic LSI testers. There is an effect that makes it possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例による論理ＬＳＩの概略的構
成を示すブロック回路図、第２図（ａ）および（ｂ）は
同実施例の論理ＬＳＩにおける各フリップフロップ回路
間のファンクションテストを行う場合の動作を説明する
タイミング図である。 １〜４・・・・・・組合せ論理回路群、５〜７・・・・
・・フリップフロップ回路群、１０・・・・・・共通ク
ロック入力端子、１１・・・・・・共通ホールド入力端
子、１２・・・・・・同期化回路。 出願人　　　　　　日本電気株式会社 代理人　　　　　　弁理士　山内梅雄FIG. 1 is a block circuit diagram showing a schematic configuration of a logic LSI according to an embodiment of the present invention, and FIGS. 2(a) and 2(b) show a function test between each flip-flop circuit in the logic LSI of the embodiment. FIG. 3 is a timing diagram illustrating the operation when performing the above operations. 1 to 4...Combinational logic circuit group, 5 to 7...
...Flip-flop circuit group, 10... Common clock input terminal, 11... Common hold input terminal, 12... Synchronization circuit. Applicant NEC Corporation Representative Patent Attorney Umeo Yamauchi

Claims (1)

【特許請求の範囲】 共通のクロック信号により動作する多数のシフト機能付
フリップフロップ回路と、 前記クロック信号を入力するための共通クロック入力端
子と、 前記クロック信号に対してホールド制御信号を入力する
ための共通ホールド入力端子と、 このホールド制御信号を前記クロック信号と同期化し、
前記各フリップフロップ回路を共通にホールドする同期
化ホールド制御信号として出力する同期化回路 とを具備することを特徴とする論理ＬＳＩ。[Claims] A large number of flip-flop circuits with a shift function operated by a common clock signal, a common clock input terminal for inputting the clock signal, and a hold control signal for inputting the clock signal. a common hold input terminal, and synchronizing the hold control signal with the clock signal;
A logic LSI comprising: a synchronization circuit that outputs a synchronization hold control signal that commonly holds each of the flip-flop circuits.