KR100351648B1 - 에스오아이 전계 효과 트랜지스터 및 그 제조 공정과 에스오아이 회로망 - Google Patents

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Abstract

ESD 보호를 제공하는 SOI 전계 효과 트랜지스터 구조물을 개시한다. 이 구조물은 소스, 드레인, 바디 및 게이트를 가진다. 게이트는 두꺼운 산화물층 및 금속 컨택트로부터 형성된다. 게이트는 BEOL 공정동안 형성된다. 트랜지스터는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 트랜지스터는 게이트 또는 바디, 또는 게이트 및 바디의 모두에 연결된 드레인을 가질 수 있다. 보호 장치로서 사용될 때, 드레인은 신호 패드에 연결되고, 소스는 전위 기준 단자에 연결된다.

Description

에스오아이 전계 효과 트랜지스터 및 그 제조 공정과 에스오아이 회로망{SILICON ON INSULATOR THICK OXIDE STRUCTURE AND PROCESS OF MANUFACTURE}
본 발명은 실리콘 온 절연체(silicon-on-insulator: SOI)형 반도체 장치에 관한 것으로, 특히 회로망에서 정전기 방전(electrostatic discharge: ESD) 보호를 제공하는 바디 및 게이트 결합의 두꺼운 산화물 구조(a body-and-gate-coupled thick oxide structure)에 관한 것이다.
보호 회로망은 전형적으로 ESD로부터 내부 구성소자를 보호하기 위해 집적회로에 사용된다. 벌크 반도체 물질에서, 구성소자는 ESD 사건동안 과도한 전하를 방전하도록 제조될 수 있다. ESD 보호에 사용되는 일반 유형의 구성소자는 MOSFET 및 두꺼운 필드 산화물(TFO) 펀치스루 장치를 포함한다. 이들 각 구성소자에서, 이 구성소자의 파괴 전압은 구성소자 내 p-n 접합부의 파괴 전압에 의해 결정된다. p-n 접합부의 영역은 통상적으로 ESD 사건 동안 과도한 전하를 방전하기에 충분하도록 크다.
반도체 장치의 고속 동작에 대한 요구가 증가함에 따라, SOI 기판 상에 형성되는 집적회로에 대한 관심이 커지고 있다. 벌크 반도체 장치에 대한 ESD 보호용으로 사용되는 구성소자를 SOI 장치에 쉽게 사용할 수 없다. 확산 영역 바로 아래의 매립된 산화물층으로 인하여, p-n 접합부의 많은 영역이 손실된다. 결과적으로, ESD 사건으로부터의 과도한 전하를 방전시키는 데 상당히 작은 영역만이 사용 가능해진다. 에너지가 효과적으로 소산되지 않으므로, 장치는 과열되고, 영구적인 손상이 발생될 수 있다.
ESD 보호를 제공할 수 있도록 다양한 SOI 구조를 제조해 왔다. 이러한 구조물의 한 예는 1998년 6월 2일 오쿠무라에게 허여된 미국 특허 제 5,760,444 호에 개시되어 있다. 오쿠무라는 제조 공정 동안 MOSFET과 함께 집적되는 독립된 ESD 다이오드 장치를 기술한다. 이 다이오드는 드레인 영역을 통해 MOSFET와 전기 접속한다. MOSFET의 드레인 영역에 과도한 전위가 인가될 때, 다이오드는 순바이어스되어 이 다이오드에 전하가 흘러가는 통로를 제공한다. 결과적으로, SOI 반도체 장치는 정전기 파괴에 대한 내성을 가진다. 이 장치의 단점은 제조 동안 별도의 공정 단계를 필요로 한다는 것이며, 또한, 이 장치가 여전히 ESD 보호를 제공하면서 다른 장치에 연결될 수 있는 방법 측면에서 융통성이 부족하다는 것이다.
또 다른 구조물은 1998년 6월 30일, 길버트 등에게 허여된 미국 특허 제 5,773,326 호에 개시되어 있다. 길버트 등은 ESD 보호 부분 및 회로 부분으로 분할되는 SOI 구조를 기술한다. ESD 보호 부분은 동작하기에 두꺼운 SOI층을 필요로 한다. 두꺼운 SOI 층은 큰 영역에 걸쳐 ESD 전류 및 열을 분포시킴으로서, ESD 사건에 견딜 수 있도록 SOI 구조의 능력을 개선시킨다.
또 다른 구조물은 1998년 3월 10일에 스미스에게 허여된 미국 특허 제 5,726,844 호에 개시되어 있다. 스미스는 보호 회로에 바디-결합 MOSFET 및 제너 다이오드를 사용하는, SOI 장치를 위한 보호 회로를 기술한다. MOSFET가 얇은 게이트 산화물을 가지므로, 과전압 및 부족 전압 상태동안 보호하는데 몇몇 제너 다이오드가 필요하다.
또 다른 구조물은 1997년 11월 4일, 스미스 등에게 허여된 미국 특허 제 5,683,918 호에 개시되어 있다. 스미스 등은 SOI 장치의 보호 회로망에 사용되는 바디-결합 MOSFET를 기술한다. ESD 보호 장치는 취약한 얇은-게이트 산화물을 가지며, 큰 실리콘 배치 영역이 유효할 것을 요구한다.
ESD로부터 SOI 회로를 보호하기 위한 또 다른 접근방안은 참조로서 본 명세서에 인용되는, 1998년 9월 22일에 아싸더라히 등에게 허여된 미국 특허 제 5,811,857 호에 개시되어 있다. 아싸더라히 등은 ESD 보호를 제공하기 위해 SOI MOSFET로부터 형성된 바디-결합 게이트(BCG) 다이오드를 포함하는 SOI 회로를 개시한다. 다이오드의 순바이어스 동작을 생성하는데 NMOSFET 및 PMOSFET의 모두를 사용할 수 있다. 도 1a - 1d (이는 아싸더라히 등의 도 2, 3, 5, 6에 대응)를 참조하면, BCG 다이오드의 두 구성이 개시되어 있다. 도 1a는 NMOSFET(100)의 개략적인 회로를 도시한다. 도시된 바와 같이, NMOSFET(100)는 소스(108), 드레인(106), 바디(104) 및 게이트(102)를 포함한다. 드레인, 바디, 게이트는 노드 A에서 연결된다. 노드 A가 노드 B보다 높은 전압을 가질 때, NMOSFET(100)는 턴온되고, 따라서, ESD 보호를 제공한다. 사실상, NMOSFET(100)는 도 1b에 도시된 바와 같이 다이오드 기호에 의해 표현될 수 있다.
유사하게, 도 1c 및 도 1d에 도시된 바와 같이, PMOSFET(110)는 소스(108), 드레인(106), 바디(104) 및 게이트(102)를 포함한다. 드레인, 바디 및 게이트는 노드 A에서 연결된다. 노드 B가 노드 A 보다 높은 전압을 가질 때, PMOSFET(110)는 턴온되어 ESD 보호를 제공한다. 사실상, PMOSFET(110)는 도 1d에 도시된 바와 같이 다이오드 기호에 의해 표현될 수 있다.
그러나, 아싸더라히 등에 의해 개시된 NMOSFET 및 PMOSFET는 모두 얇은-게이트 산화물로써 구성되므로, 고전압 ESD 사건에 약하다. 또한, MOSFET는 바디가 게이트 및 드레인과 접촉할 것을 요구한다. 이러한 요구는 MOSFET의 융통성을 제한한다.
집적회로의 입력/출력 패드에 도달할 수 있는 ESD 전위로부터 장치를 여전히 보호하는 SOI 장치를 위한 보호 회로망을 형성할 필요가 있다. 충분한 ESD 보호를제공하면서 열 소산을 위한 작은 영역을 필요로 하는 반도체 구조물을 가지는 것이 유리하다. 또한, 이 구조물이 기존의 반도체 공정으로 쉽게 집적될 수 있는 공정으로 제조될 수 있는 경우에 유리하다.
본 발명은 상기 및 다른 요구사항을 만족시키고 이를 위하여 ESD 보호를 제공하는 SOI 전계 효과 트랜지스터 구조물에 관한 것이다. 이 구조물은 소스, 드레인, 바디 및 게이트를 가진다. 게이트는 두꺼운 산화물층 및 금속 컨택트로 형성된다. 게이트는 BEOL(back-end-of-the-line) 공정동안 형성된다. 트랜지스터는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 트랜지스터는 게이트나 바디, 혹은 게이트와 바디의 모두에 결합된 드레인을 가질 수 있다. 보호 장치로서 사용될 때, 드레인은 신호 패드에 결합되고, 소스는 전위 기준 단자에 결합된다.
두꺼운 산화물 전계 효과 트랜지스터를 형성하기 위한 공정은 다음과 같은 단계를 포함한다. 먼저, 얕은 트렌치 분리부에 의해 반도체 아일랜드(a semiconductor island)를 가진 SOI 구조물을 형성하는데, 여기서 반도체 아일랜드는 제 1 전도성 유형을 가진다. 다음, 제 2 전도성 유형을 가진 도펀트를 사용하여 아일랜드 내에 독립된 소스 영역 및 독립된 드레인 영역을 형성하는데, 제 1 전도성의 나머지 영역은 바디 영역을 형성한다. 전술한 아일랜드 위에 절연층을 증착시킨다. 절연층을 에칭하여 바디 영역 위에 두꺼운 산화물 게이트 영역을 형성한다. 마지막으로, 소스, 드레인, 바디 및 게이트 영역과 접촉하는 금속 리드를 형성한다.
전술한 설명 및 후술되는 상세한 설명은 본 발명을 예시한 것이지 제한하려는 것이 아님을 이해해야 할 것이다.
도 1a 및 도 1b는 미국 특허 제 5,811,857 호의 도 2 및 도 3에 따라서 바디-결합 및 게이트-결합 다이오드로 구성된 n 채널 FET(NFET)를 도시한 개략적인 회로도.
도 1c 및 도 1d는 미국 특허 제 5,811,857 호의 도 5 및 도 6에 따라서 바디-결합 및 게이트-결합 다이오드로 구성된 p 채널 FET(PFET)를 도시한 개략적인 회로도.
도 2a - 2d는 본 발명의 바람직한 실시예에 따라 다양한 제조 단계에서 SOI NMOSFET 구조물의 단면을 도시한 도면.
도 2e는 본 발명의 바람직한 실시예에 따른 SOI PMOSFET 구조물의 단면도.
도 2f는 바디, 두꺼운 산화물 및 게이트 영역간의 관계를 도시하는 SOI MOSFET 구조물의 단면도.
도 3a 및 도 3b는 도 2d의 SOI NMOSFET를 도시한 개략적인 회로도.
도 4a 및 도 4b는 도 2e의 SOI PMOSFET를 도시한 개략적인 회로도.
도 5a - 5c는 본 발명의 바람직한 실시예에 따라서 다양한 결합 배치를 보여주는 도 2d의 SOI NMOSFET를 도시한 개략적인 회로도.
도 6은 본 발명의 바람직한 실시예에 따라서 바디-결합 및 게이트-결합 배치를 보여주는 도 2e의 SOI PMOSFET를 도시한 개략적인 회로도.
도 7은 도 5c의 NMOSFET 및 도 6의 PMOSFET를 사용하는 ESD 보호 장치를 개략적으로 도시한 전형적인 회로도.
도 8 및 도 9는 얇은 산화물 장치와 두꺼운 산화물 장치의 상이한 결합을 보여주는 ESD 보호 장치의 전형적인 회로도.
도면의 주요 부분에 대한 부호의 설명
12 : 기판 14 : 절연층
20 : 소스 22 : 드레인
24 : 바디 26 : 절연층
본 발명은 첨부 도면을 참조한 다음의 상세한 설명으로부터 보다 명백해질 것이다.
도 2a - 2d를 참조하면, NMOSFET 장치(10)는 본 발명의 바람직한 실시예에 따라 다양한 제조 단계로 도시된다. 도 2a에 도시된 바와 같이, NMOSFET 장치(10)는 반도체 기판층(12), 절연층(14) 및 반도체층(18)을 포함한다. 반도체 기판층(12)은 약하게 도핑된 p형 실리콘 웨이퍼이다. 본 실시예에서, 절연층(14)은 실리콘 이산화물층이다. 반도체 기판층(12), 절연층(14) 및 반도체층(18)의 결합은 SOI 구조물로 알려져 있다. 이 SOI 구조물은 SOI 구조물을 제조하는 종래 기법에 의해 형성될 수 있다. 예를 들면, 종래의 산소 주입에 의한 분리(separation- by-implanted-oxygen: SIMOX) 기법으로써 반도체 기판층(12)에 고 농도의 산소를 주입함으로서 SOI 구조물을 형성할 수 있다. 이 대신에, 종래의 본딩 및 에칭 백 공정(bond and etch back process)으로써 이 SOI 구조물을 형성할 수도 있다.
도 2a에 도시된 바와 같은 필드 분리 영역(16a, 16b)을 형성한다. 얕은 트렌치 분리부(STI) 영역을 도시하였지만, 다른 필드 분리 공정이 사용될 수 있다. 종래의 방식으로 STI 영역을 형성함으로서, 반도체층(18)은 몇몇 아일랜드들로 분리된다(하나는 도 2a에 도시되어 있다). 반도체층(18)의 아일랜드 위에 (도시되지 않은) 얇은 산화물층, 예를 들면, 실리콘 이산화물을 성장시킬 수 있다. 얇은 산화물층은 본 기술분야의 당업자들이 잘 알고 있는 포토레지스트 및 마스킹 기법을 사용하여 형성할 수 있다.
다음, 반도체층(18)위에 (도시되지 않은) 매립된 레지스트(BR) 마스크를 배치하고, 후속적으로, 마스크에서 덮여지지 않은 영역을 통해 이온 주입을 행함으로써, 도 2b에 도시된 바와 같은 소스 영역(20) 및 드레인 영역(22)을 형성한다. 비소(As) 이온 주입은 5 x 1015atoms/㎠의 주입량으로 70 KeV에서 수행된다. 그 결과, 강하게 도핑된 n+ 형 영역(20, 22)을 형성한다. n+ 영역(20, 22)의 형성은 자기정렬이 아니다. BR 마스크가 바디 영역(24)으로의 이온 주입을 막으므로, 바디 영역(24)은 여전히 약하게 도핑된 p형 영역이다. 따라서, 바디 영역(24)은 NMOSFET(10)의 소스 영역(20) 및 드레인 영역(22) 사이의 바디를 형성한다.
다음 제조 공정은 도 2c에 도시되어 있다. 필드 분리 영역(16a, 16b), 소스 영역(20), 드레인 영역(22) 및 바디 영역(24)위에 절연층(26), 예를 들면, 실리콘 이산화물을 증착시킨다. BEOL 제조 공정동안 레벨간 유전체로서 절연층(26)을 형성할 수 있다. 절연층(26)은 약 2000 내지 3000Å 범위의 두께를 가지며, 대략 2500 Å의 바람직한 두께를 가질 수 있다.
절연층(26)을 증착시킨 후에, 도 2c에 도시된 바와 같이 소스 영역(20) 및 드레인 영역(22)을 향해 아래로 에칭하여 컨택트 홀 또는 비아(vias)(19)를 형성한다. 마지막으로, 도 2d에 도시된 바와 같이 금속 리드를 증착시켜 소스 리드(28), 드레인 리드(32) 및 게이트 리드(30)를 형성한다. 비아(19) 및 금속 리드의 형성은 BEOL 제조 공정동안 종래의 방식으로 이루어진다. 공정 단계에는 도시하지 않았지만, 바디 영역(24)에 금속 컨택트를 가진 종래의 T형 구조물로서 바디 리드(25)를 형성한다.
유사하게, 도 2e에 도시된 바와 같이, 반도체 기판층(12), 절연층(14), 필드 분리 영역(16a, 16b), 강하게 도핑된 p+형 소스 영역(20) 및 드레인 영역(22), 약하게 도핑된 n-형 바디 영역(24), 절연층(26)을 형성하는 바디 영역(24)위의 두꺼운 산화물층을 가진 SOI 구조물로부터 두꺼운 산화물 PMOSFET(40)를 형성한다. 마지막으로, 금속 리드를 증착시켜, 소스 리드(28), 드레인 리드(32), 게이트 리드(30) 및 바디 리드(25)를 형성한다.
따라서, 두꺼운 산화물 SOI MOSFET를 형성하기 위한 공정에서 게이트는 금속막으로 이루어지고, 절연체는 BEOL 레벨간 유전체(ILD)이다. 본 발명은 또한, 도 2f에 도시된 바와 같은 게이트 폭 "W"를 변경시킴으로써 실리콘을 녹이고 소스, 드레인 및 바디 영역을 단락시키는 고장 메커니즘을 변형시킬 수 있다. W를 넓게 만들수록, 고장이 발생할 확률은 낮아진다. 또한, 도시된 바와 같이, 바디 영역(24) 위에 형성된 절연층(26)을 사전 결정된 길이 "L"만큼 오버랩함으로써, ESD 보호를 개선할 수 있다.
두꺼운 산화물 절연체를 증착시키기 전에 SOI 구조물 위에 폴리 실리콘 층을 증착시키고, 마스킹하고, 에칭하여 게이트 영역을 규정한다. 두꺼운 산화물 절연체의 증착 후에, 다양한 영역에 대한 컨택트를 규정하기 위하여 금속화 공정(metallization process)을 수행할 수 있다.
도 2d의 두꺼운 산화물 NMOSFET는 도 3a에 개략적인 회로로 도시된다. 도시된 바와 같이, 두꺼운 산화물 NMOSFET(10)는 소스 리드(28), 드레인 리드(32), 바디 리드(25) 및 게이트 리드(30)를 포함한다. 소스 리드(28)는 단자 B에 연결되고, 드레인 리드(32)는 단자 A에 연결되고, 바디 리드(25)는 VB에 연결되고, 게이트 리드(30)는 Vg에 연결된다. NMOSFET(10)는 도 3b에 도시된 바와 같이 다이오드 기호로서 표현될 수 있다.
유사하게, 도 2e의 두꺼운 산화물 PMOSFET는 도 4a의 개략적인 회로로 도시된다. 도시된 바와 같이, 두꺼운 산화물 PMOSFET(40)는 소스 리드(28), 드레인 리드(32), 바디 리드(25) 및 게이트 리드(30)를 포함한다. PMOSFET(10)는 도 4b에 도시된 바와 같이 다이오드 기호로서 표현될 수 있다.
이제, 턴온되어 ESD 보호를 제공하는 NMOSFET(10)의 동작을 설명할 것이다. NMOSFET(10)의 바디가 NMOSFET(10)의 소스에서의 전압을 초과하는 전압으로 될 때, 제 1 턴온 상태가 발생된다. 이러한 상태가 발생될 때, 순바이어스 다이오드의 속성으로 바디 단자로부터 소스 단자로 전류가 흐른다. NMOSFET(10)의 게이트에서의 전압이 NMOSFET(10)의 임계전압을 초과할 때 제 2 턴온 상태가 발생한다. 이 상태가 발생되면, 턴온된 트랜지스터의 속성으로 드레인 단자로부터 소스 단자로 전류가 흐른다.
유사한 방식으로, 도 4a 및 도 4b에 도시된 PMOSFET(40)에 대하여 단자 A에 다이오드 순바이어스 전압과 동일한 양만큼 바디 전압보다 낮은 네거티브 펄스를 인가할 때, 순바이어스 다이오드의 속성으로 PMOSFET(40)의 바디 단자로부터 드레인 단자로 전류가 흐른다. PMOSFET(40)의 게이트 단자에서 전압이 PMOSFET(40)의 임계전압보다 낮은 경우에 제 2 턴온 상태가 발생된다. 이 상태가 발생되면, 턴온된 트랜지스터의 속성으로 소스 단자로부터 드레인 단자로 전류가 흐른다.
도 5a - 5c는 본 발명의 실시예에 따라서 다양한 ESD 응용 시에 전술한 바와 같이 두꺼운 산화물 NMOSFET(10)를 사용한 것을 도시한다. 도 5a에 도시된 바와 같이, NMOSFET(10)는 단자 A에서 그의 드레인 리드(32)에 연결된 그의 바디 리드(25)를 가진다. 단자 A는 패드(34)에 연결되고, 소스 리드(28)는 단자 B에서 VSS(일반적으로 접지 전위)에 연결되고, 게이트 리드(30)는 연결되지 않는다. 이 ESD 응용 시에, 두꺼운 산화물 NMOSFET(10)는 드레인 단자에 바디-결합되고, 패드(34)에서 전압이 바디와 소스 단자 사이에 존재하는 다이오드의 순바이어스 전압보다 증가할 때에 ESD 보호를 제공한다.
도 5b는 게이트-결합 배치의 두꺼운 산화물 NMOSFET(10)를 도시한다. 도시된 바와 같이, NMOSFET(10)는 단자 A에서 드레인 리드(32)에 연결된 게이트 리드(30)를 가진다. 단자 A는 패드(34)에 연결되고, 소스 리드(28)는 단자 B에서 VSS에 연결되고, 바디 리드(25)는 연결되지 않는다. 이 ESD 응용 시에, 두꺼운 산화물 NMOSFET(10)는 드레인 단자에 게이트-결합되고, 패드(34)에서의 전압이 NMOSFET(10)의 임계전압 보다 증가할 때 ESD 보호를 제공한다. 패드(34)에서 전압이 임계전압을 초과할 때, 패드로부터 VSS공급원으로 전류가 흐른다.
도 5c는 바디결합 및 게이트-결합 배치의 두꺼운 산화물 NMOSFET(10)를 도시한다. 도시된 바와 같이, NMOSFET(10)는 단자 A에 연결된 게이트 리드(30) 및 바디 리드(25)를 가진다. 단자 A는 패드(34)에 연결되고, 소스 리드(28)는 단자 B에서 VSS에 연결된다. 이 ESD 응용 시에, 전술한 바와 같이 두꺼운 산화물 NMOSFET(10)는 제 1 턴온 상태 및 제 2 턴온 상태 시에 ESD 보호를 제공한다.
따라서, 바디-결합 및 게이트-결합 배치의 NMOSFET(10)는 다음과 같이 동작한다. 양 전압이 패드(34)에 인가될 때, 전류가 바디 및 소스에 의해 형성된 p-n 다이오드를 통해 방전된다. 동시에, 바디 전압이 증가하므로, NMOSFET(10)의 임계전압이 감소되고 동적 임계치를 생성한다. 임계전압이 감소되므로, NMOSFET의 게이트-결합은 다이오드와 동시에 NMOSFET를 턴온시킨다. 이것은 다이오드 속성 및 트랜지스터 속성이 병렬 동작을 가짐으로 인한 바디 및 게이트-결합 장치의 고유 양상이다. NMOSFET(10)는 임계전압의 절대값을 낮추기 위해 바디-결합을 사용하고, 스냅백(sanpback)에 앞서 트랜지스터 소자를 턴온시키기 위하여 게이트-결합을 사용한다.
개념적으로는 NMOSFET(10)의 바디 및 게이트 결합을 큰 전류 이득을 가진 바이폴라 트랜지스터로서 다룰 수 있다. 드레인 전류는 콜렉터 전류로서, 바디(게이트) 전류는 베이스 전류로서, 소스 전류는 이미터 전류로서 모델링할 수 있다. 분석을 용이하게 하기 위하여 이 장치를 바이폴라 장치로서 다룰 수 있을 지라도, 실제로 전류 전도는 표면 채널을 통한 것이며 게이트에 의해 제어되므로 NMOSFET이다. NMOSFET의 임계전압이 실리콘 막에 인가되는 바이어스에 의해 변조되므로, "바이폴라" 장치의 "피상(apparent)" 이득은 크다. 이것은 낮은 바이어스에서 큰 바이폴라 이득의 양상을 보여준다.
NMOSFET의 임계전압은 채널의 치수로써 제어할 수 있다. 보다 작은 길이의 채널은 보다 작은 임계전압을 가진다. 임계치 조정 주입(임계전압을 제어하는데 사용되는 종래의 주입)을 변경함으로써, 임계전압을 쉽게 변경할 수 있다.
비록 전술한 설명이 두꺼운 산화물 NMOSFET 장치에 관한 것이었지만, PMOSFET 장치에도 유사한 설명을 적용할 수 있다. 따라서, PMOSFET 장치는 바디-결합의 구성, 게이트-결합 구성 또는 바디 및 게이트 결합 구성으로 배치될 수 있다. 도 6은 바디 및 게이트-결합 장치로서 구성된 PMOSFET(40)를 도시한다. 도시된 바와 같이, 바디 리드(25), 게이트 리드(30) 및 드레인 리드(32)는 단자 A에서 연결된다. 소스 리드(28)는 단자 B에서 VSS에 연결되고, 단자 A는 패드(34)에 연결된다.
네거티브 고잉 펄스(a negative-going pulse)가 패드(34)에 인가될 때, PMOSFET 구조물의 바디 및 드레인에 의해 형성된 n-p 다이오드를 통하여 전류가 방전된다. 동시에, 바디 전압이 감소되므로, PMOSFET(40)의 임계전압의 크기가 감소되고 다시 동적 임계치를 생성한다. 임계 전압이 감소하므로, PMOSFET(40)의 게이트-결합은 다이오드와 동시에 트랜지스터를 턴온시킨다. 즉, PMOSFET(40)는 임계전압의 절대값을 낮추기 위해 바디-결합을, PFET 스냅백에 앞서 트랜지스터를 턴온시키기 위해 게이트-결합을 사용한다.
도 7은 제 1 단 ESD 보호 장치(50)에서 함께 동작하는 NMOSFET(10) 및 PMOSFET(40)를 도시한다. NMOSFET(10)는 단자 B에서 VDD에 연결되고, 단자 A에서 패드(34)에 연결된다. PMOSFET(40)는 단자 B에서 VSS에 연결되고, 단자 A에서 패드(34)에 연결된다. VDD는 예를 들면, 3.4 V와 같은 사전 결정된 고 전압원이고, VSS는 예를 들면, 접지 전압과 같은 사전 결정된 저 전압원이다. 입력 신호가 패드(34)에 인가될 때, NMOSFET(10)는 단자 B로 더 많은 전류를 싱크시키므로써 입력 신호를 VDD(+ 임계전압)로 변경시킨다. PMOSFET(40)는 입력 신호가 VSS이하로 떨어질 때 입력 신호를 VSS(- 임계전압)로 클램핑시킨다. 입력 신호가 임계전압 양만큼 VSS보다 아래로 떨어질 때, PMOSFET(40)는 VSS공급원으로부터 장치로 더 많은 전류를 구동시킨다. 이런 방식으로, 각 사전 결정된 고 전압원 및 저 전압원보다 상승 및 하강하는 입력신호에 대해 ESD 보호를 제공한다.
도 7에 도시된 바와 같이, 혼합된 전압 인터페이싱을 사용할 시에 제 1 단 ESD 보호 장치(50)에 또 다른 단(stage), 예를 들면, 제 2 단 ESD 보호 장치(60)를 추가할 수 있다. 제 1 단은 신호 패드와 후속하는 단 사이에 연결되고, VDD보다 위 및 VSS보다 아래의 전압을 가진 ESD 사건동안 보호한다. 제 2 단(60)은 제 1 단(50)과 또 다른 단(도시되지 않음) 사이에 연결되고, VEE(예를 들면, 4.1 V)보다 위 및 VSS보다 아래의 전압을 가진 ESD 사건 동안 보호한다. 따라서, 신호 출력(62)은 (예를 들면) 4.1 볼트와 (예를 들면) 0 볼트의 접지 전압 사이로 클램핑된다.
비록 본 명세서에서 도면을 참조하여 특정한 예 및 소자들을 기술하였지만, 다른 적절한 소자들의 결합을 사용할 수 있다는 것을 이해해야 할 것이다. 예를 들면, 도 7에 도시된 제 1 단 ESD 보호 장치(50)는 두 개의 NMOSFET 또는 두 개의 PMOSFET 또는, 하나의 NMOSFET 및 하나의 PMOSFET로 구성될 수 있다. 또한, 다양한 소자 결합의 몇몇 스테이지들을 사용할 수도 있다. 아싸더라히 등은 본 명세서에 참조로서 인용되는 미국 특허 제 5,811,857 호에서 ESD 보호 회로망의 다양한 결합을 개시하고 있다.
도 8은 소자의 또 다른 결합을 도시한다. 도시된 바와 같이, 제 1 단 보호 장치(50)는 두꺼운 산화물 NMOSFET(10)와 두꺼운 산화물 PMOSFET(40)으로 구성된다. 제 2 단 보호 장치(60)는 얇은 산화물 NMOSFET(66) 및 얇은 산화물 PMOSFET(68)로 구성된다. 제 2 단은 제 1 단과 직렬저항(64)에 의해 결합된다.
도 9는 ESD 보호를 제공하는 두꺼운 산화물 트랜지스터(70)를 가진 또 다른 실시예를 도시한다. 두꺼운 산화물 트랜지스터(70)는 제 1 단에 연결되고, 제 1 단은 얇은 산화물 NMOSFET(66) 및 얇은 산화물 PMOSFET(68)을 포함한다. 두꺼운 산화물 트랜지스터(70)의 바디 및 게이트는 VSS(또는 접지 기준 전위)에 연결되고, 트랜지스터(70)의 소스 또는 드레인에는 연결되지 않는다. 따라서, 본 실시예에서, 트랜지스터는 바디 및 게이트가 결합되지 않는다.
비록 소정의 특정한 실시예를 참조하여 도시 및 기술하였지만, 본 발명을 이로 제한하려는 것은 아니다. 오히려, 본 발명의 사상을 벗어나지 않으면서 특허청구의 범위의 범주 내에서 상세한 설명에 다양한 변경을 행할 수 있다.
본 발명의 구조물은 소스, 드레인, 바디 및 게이트를 가진다. 게이트는 두꺼운 산화물층 및 금속 컨택트로 형성된다. 게이트는 BEOL(back-end-of-the-line) 공정동안 형성된다. 트랜지스터는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 트랜지스터는 게이트나 바디, 혹은 게이트와 바디의 모두에 결합된 드레인을 가질 수 있다. 보호 장치로서 사용될 때, 드레인은 신호 패드에 결합되고, 소스는 전위 기준 단자에 결합된다. 상기와 같은 구성을 하는 것에 의해, 본 발명은 상기 및 다른 요구사항을 만족시키고 이를 위하여 ESD 보호를 제공한다.
또한, 본 발명의 구조물의 제조방법은 먼저, 얕은 트렌치 분리부에 의해 반도체 아일랜드(a semiconductor island)를 가진 SOI 구조물을 형성하는데, 여기서 반도체 아일랜드는 제 1 전도성 유형을 가진다. 다음, 제 2 전도성 유형을 가진 도펀트를 사용하여 아일랜드 내에 독립된 소스 영역 및 독립된 드레인 영역을 형성하는데, 제 1 전도성의 나머지 영역은 바디 영역을 형성한다. 전술한 아일랜드 위에 절연층을 증착시킨다. 절연층을 에칭하여 바디 영역 위에 두꺼운 산화물 게이트 영역을 형성한다. 마지막으로, 소스, 드레인, 바디 및 게이트 영역과 접촉하는 금속 리드를 형성하는 것에 의해 두꺼운 산화물 전계 효과 트랜지스터를 형성한다.

Claims (23)

  1. 정전기 방전 보호(electrostatic discharge protection)를 위한 실리콘 온 절연체(SOI) 전계 효과 트랜지스터에 있어서,
    SOI 구조 내에 배치되며 제 1 단자를 제공하는 소스와,
    SOI 구조 내에 배치되며 제 2 단자를 제공하는 드레인과,
    SOI 구조 내에 배치되며 제 3 단자를 제공하는 바디와,
    상기 SOI 구조의 바로 상부에 배치되는 두꺼운 산화물층 및 상기 두꺼운 산화물층 바로 상부에 배치되는 금속 컨택트를 포함하여, 제 4 단자를 제공하는 게이트를 포함하되,
    상기 SOI 구조 내의 바디는 제 1 폭의 제 1 아일랜드를 제공하며, 상기 두꺼운 산화물층은 상기 제 1 폭의 제 1 아일랜드 위에서 오버랩하도록 배치된 제 2 폭의 제 2 아일랜드를 제공하며,
    상기 제 2 폭은 상기 제 1 폭보다 상기 바디가 상기 SOI 구조 내에 형성된 후에 설정가능한 사전 결정된 양만큼 더 큰
    SOI 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 P형 트랜지스터 및 n형 트랜지스터 중의 하나인 SOI 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 드레인은 상기 게이트 및 상기 바디 중의 하나에 결합되는 SOI 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 드레인은 상기 게이트 및 상기 바디에 결합되는 SOI 전계 효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 드레인은 신호 패드에 결합되며, 상기 소스는 전위 기준 단자에 결합되는 SOI 전계 효과 트랜지스터.
  6. 신호 패드로부터 신호를 수신하기 위한 SOI 회로망에 있어서,
    소스, 드레인, 바디 및 두꺼운 산화물 게이트를 포함하되, 상기 드레인, 바디 및 게이트가 함께 결합된, SOI 구조의 적어도 하나의 전계 효과 트랜지스터 ― 상기 SOI 구조 내의 바디는 제 1 폭의 제 1 아일랜드를 제공하며, 상기 두꺼운 산화물 게이트는 상기 제 1 폭의 제 1 아일랜드 위에서 오버랩하도록 배치된 제 2 폭의 제 2 아일랜드를 제공하며,
    상기 제 2 폭은 상기 제 1 폭보다 상기 바디가 상기 SOI 구조 내에 형성된 후에 설정가능한 사전 결정된 양만큼 더 큼 ― 와,
    상기 드레인에 결합된 제 1 단자와,
    상기 소스에 결합된 제 2 단자를 포함하고,
    상기 신호 패드는 상기 제 1 단자 및 제 2 단자 중의 하나에 결합되고,
    상기 트랜지스터는 상기 수신한 신호에 응답하여, 사전 결정된 전압 범위 내에서 단지 전압을 발생함으로써 상기 수신한 신호로부터 정전기 방전 보호를 제공하는
    SOI 회로망.
  7. 두꺼운 산화물 전계 효과 트랜지스터 제조 방법에 있어서,
    가) 얕은 트렌치 분리부에 의해 형성된 제 1 전도성 유형의 반도체 아일랜드를 가지는 SOI 구조물을 제공하는 단계와,
    나) 도펀트로써 상기 반도체 아일랜드 내에 독립된 소스 영역 및 독립된 드레인 영역을 형성하는 단계 ― 이 단계에서 유지되는 나머지 제 1 전도성의 영역은 바디 영역으로 됨 ― 와,
    다) 상기 반도체 아일랜드 위에 절연층을 형성하는 단계와,
    라) 상기 절연층을 에칭하여 상기 바디 영역 위에 두꺼운 산화물 게이트 영역을 형성하는 단계와,
    마) 상기 소스, 드레인, 바디 및 게이트 영역과 접촉하기 위한 금속 리드를 형성하는 단계를 포함하는
    두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  8. 제 7 항에 있어서,
    상기 단계 라)는 정전기 방전 보호를 개선하기 위하여 상기 게이트 영역을 넘어서 상기 절연층을 오버랩하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 단계 마)는 정전기 방전 보호를 개선하기 위하여 상기 게이트 영역과 접촉하는 상기 금속 리드를 더 넓게 하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연층은 2000과 3000Å 사이의 범위의 두께를 가진 실리콘 이산화물로부터 형성되는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 절연층은 BEOL 제조 공정 동안 형성되는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  12. 제 11 항에 있어서,
    상기 단계 마)는 상기 게이트, 바디 및 드레인 영역을 제 1 단자에 연결시키고, 상기 소스 영역을 제 2 단자에 연결시키는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 단계 마)는 상기 제 1 단자와 상기 제 2 단자 중의 하나에 전기 접속된 패드를 형성하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 단계 마)는 상기 제 1 단자 및 상기 제 2 단자 중의 다른 하나에 전기 접속된 전압 기준 단자를 형성하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  15. 제 14 항에 있어서,
    상기 단계 나)는 제 2 전도성 유형을 위한 도펀트로서 n+ 불순물을 이온 주입하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  16. 제 14 항에 있어서,
    상기 단계 나)는 제 2 전도성 유형을 위한 도펀트로서 p+ 불순물을 이온 주입하는 단계를 포함하는 두꺼운 산화물 전계 효과 트랜지스터 제조 방법.
  17. 제 7 항의 방법에 의해 제조되는 전계 효과 트랜지스터.
  18. 신호 패드로부터 신호를 수신하기 위한 SOI 회로망에 있어서:
    정전기 방전 보호를 위하여 상기 신호에 응답하는 적어도 하나의 두꺼운 산화물 트랜지스터 ― 상기 두꺼운 산화물 트랜지스터는 SOI 구조와, 상기 SOI 구조 내에 배치된 소스, 드레인, 및 바디와, 두꺼운 산화물층을 포함함 ― 를 포함하되,
    상기 SOI 구조 내의 바디는 제 1 폭의 제 1 아일랜드를 제공하며, 상기 두꺼운 산화물층은 상기 제 1 폭의 제 1 아일랜드 위에서 오버랩하도록 배치된 제 2 폭의 제 2 아일랜드를 제공하며,
    상기 제 2 폭은 상기 제 1 폭보다 상기 바디가 상기 SOI 구조 내에 형성된 후에 설정가능한 사전 결정된 양만큼 더 큰
    SOI 회로망.
  19. 제 18 항에 있어서,
    상기 두꺼운 산화물 트랜지스터는
    상기 드레인에 결합된 제 1 단자 및,
    상기 두꺼운 산화물층 및 상기 바디에 결합된 제 2 단자를 포함하되,
    상기 신호 패드는 상기 소스에 결합되는
    SOI 회로망.
  20. 제 18 항에 있어서,
    상기 바디 및 두꺼운 산화물층은 상기 드레인 및 소스 중의 하나에 결합되는 SOI 회로망.
  21. 제 1 항에 있어서,
    상기 두꺼운 산화물층은 그 두께가 2000과 3000Å 사이의 범위에 존재하는 SOI 전계 효과 트랜지스터.
  22. 제 6 항 또는 제 18 항에 있어서,
    상기 두꺼운 산화물층은 그 두께가 2000과 3000Å 사이의 범위에 존재하는 SOI 회로망.
  23. 제 6 항 또는 제 18 항에 있어서,
    상기 사전 결정된 양은 회로망에 대한 정전 방전 보호의 레벨에 기초하여 설정가능한 SOI 회로망.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244469A (ja) * 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002305254A (ja) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6621288B1 (en) * 2001-05-23 2003-09-16 Advanced Micro Devices, Inc. Timing margin alteration via the insulator of a SOI die
US6414335B1 (en) * 2001-05-23 2002-07-02 Advanced Micro Devices, Inc. Selective state change analysis of a SOI die
US7166876B2 (en) * 2004-04-28 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET with electrostatic discharge protection structure and method of fabrication
US7084462B1 (en) 2005-04-15 2006-08-01 International Business Machines Corporation Parallel field effect transistor structure having a body contact
JP5586819B2 (ja) * 2006-04-06 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20080246062A1 (en) * 2007-03-26 2008-10-09 Elizabeth Brauer Semiconductor based controllable high resistance device
US8208233B2 (en) * 2008-03-18 2012-06-26 Mediatek Inc. ESD protection circuit and method thereof
US8669146B2 (en) 2011-01-13 2014-03-11 International Business Machines Corporation Semiconductor structures with thinned junctions and methods of manufacture
US8710908B2 (en) * 2011-01-28 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump and method of biasing deep N-well in charge pump
US8749223B2 (en) 2011-06-22 2014-06-10 Nxp B.V. Galvanic isolation device and method
CN117176098A (zh) * 2023-11-01 2023-12-05 上海安其威微电子科技有限公司 限幅电路和无线收发装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2531846C2 (de) 1974-07-16 1989-12-14 Nippon Electric Co., Ltd., Tokyo Schutzschaltungsanordnung für einen Isolierschicht-Feldeffekttransistor
JPS6048106B2 (ja) * 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
US4408245A (en) 1981-12-28 1983-10-04 Rca Corporation Protection and anti-floating network for insulated-gate field-effect circuitry
US4626882A (en) 1984-07-18 1986-12-02 International Business Machines Corporation Twin diode overvoltage protection structure
JP2812388B2 (ja) 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US4989057A (en) 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5144390A (en) 1988-09-02 1992-09-01 Texas Instruments Incorporated Silicon-on insulator transistor with internal body node to source node connection
US5023692A (en) 1989-12-07 1991-06-11 Harris Semiconductor Patents, Inc. Power MOSFET transistor circuit
US5159518A (en) 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
US5436183A (en) * 1990-04-17 1995-07-25 National Semiconductor Corporation Electrostatic discharge protection transistor element fabrication process
JPH0473970A (ja) 1990-07-16 1992-03-09 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
GB9115699D0 (en) 1991-07-19 1991-09-04 Philips Electronic Associated An overvoltage protected semiconductor switch
JP3405364B2 (ja) * 1993-03-08 2003-05-12 セイコーインスツルメンツ株式会社 半導体装置
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5382818A (en) 1993-12-08 1995-01-17 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
JP2770784B2 (ja) 1995-05-31 1998-07-02 日本電気株式会社 シリコン・オン・インシュレータ半導体装置
US5708288A (en) 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
US5597747A (en) * 1995-12-15 1997-01-28 Industrial Technology Research Institute Method of making inverted thin film transistor using backsick exposure and negative photoresist
US5683918A (en) 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
US5726844A (en) 1996-04-01 1998-03-10 Motorola, Inc. Protection circuit and a circuit for a semiconductor-on-insulator device
JPH09282552A (ja) * 1996-04-17 1997-10-31 Sanyo Electric Co Ltd コーヒー飲料の製造装置
US5773326A (en) 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US5811857A (en) 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
US5952695A (en) * 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures

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