JPH01134960A - 電荷のサブストレートへの注入を遮へいするための集積装置 - Google Patents
電荷のサブストレートへの注入を遮へいするための集積装置Info
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- JPH01134960A JPH01134960A JP63256884A JP25688488A JPH01134960A JP H01134960 A JPH01134960 A JP H01134960A JP 63256884 A JP63256884 A JP 63256884A JP 25688488 A JP25688488 A JP 25688488A JP H01134960 A JPH01134960 A JP H01134960A
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- 239000000758 substrate Substances 0.000 title claims abstract description 38
- 238000002347 injection Methods 0.000 title claims abstract description 6
- 239000007924 injection Substances 0.000 title claims abstract description 6
- 230000010354 integration Effects 0.000 claims 1
- 239000000243 solution Substances 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 239000002253 acid Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は電荷のサブストレートへの注入を遮へいする
ための集積装置に関する。
ための集積装置に関する。
発明の背景
公知のように、誘導性負(S:jおよび/または容量性
負荷を駆動する際、システムが正しく動作するためには
、負荷に蓄積された電流を接地へ向けて再循環させるこ
とが必要である。負荷が集積装置によって駆動される場
合、この装置のサブストレ2−トは接地にクランプされ
、かつエピタキシャルポケットダイオード(カソードを
構成する)とサブストレー!・(ダイオードのアノード
を規定する)とを介して再循環が起こる。負荷駆動装置
がスイッチオフの際に電流を再循環させるために、この
ダイオードは順方向へバイアスされ、かつエピタキシャ
ルポケットは接地に関して負電圧に達する。
負荷を駆動する際、システムが正しく動作するためには
、負荷に蓄積された電流を接地へ向けて再循環させるこ
とが必要である。負荷が集積装置によって駆動される場
合、この装置のサブストレ2−トは接地にクランプされ
、かつエピタキシャルポケットダイオード(カソードを
構成する)とサブストレー!・(ダイオードのアノード
を規定する)とを介して再循環が起こる。負荷駆動装置
がスイッチオフの際に電流を再循環させるために、この
ダイオードは順方向へバイアスされ、かつエピタキシャ
ルポケットは接地に関して負電圧に達する。
この状態で負電圧を有するエピタキシャルポケットはサ
ブストレートに電流を注入し、寄生NPNトランジスタ
のエミッタのように動作し、かつサブストレートよりも
大きな電圧にある同じ装置の他のいかなるエピタキシャ
ルポケットも注入された電子を集め、前記寄生トランジ
スタのコレクタのように動作する。
ブストレートに電流を注入し、寄生NPNトランジスタ
のエミッタのように動作し、かつサブストレートよりも
大きな電圧にある同じ装置の他のいかなるエピタキシャ
ルポケットも注入された電子を集め、前記寄生トランジ
スタのコレクタのように動作する。
このように、高電圧のエピタキシャルポケットに電荷を
注入することは、以下の問題を伴うため、避けられなけ
ればならない。
注入することは、以下の問題を伴うため、避けられなけ
ればならない。
1) 望ましくない電力の消散。
2) エピタキシャルポケットが)黄方向PNPトラン
ジスタのベースである場合、この注入された電荷は、前
記PNPI−ランジスタ(たとえば駆動PNPI−ラン
ジスタ)が、再びスイッチオンするのを引き起こす。
ジスタのベースである場合、この注入された電荷は、前
記PNPI−ランジスタ(たとえば駆動PNPI−ラン
ジスタ)が、再びスイッチオンするのを引き起こす。
3) 装置の誤動作を伴う横方向PNPトランジスタの
ベース電流の増加。
ベース電流の増加。
前述の問題を避けるために、29の解決法が現(r使用
されており11両解決法とも回路の他のエピタキシャル
ポケットよりも低いインピーダンスで経路を作り出すと
いう目的を有し、またしたかって、接地に関して負電圧
のエピタキシャルによって注入されたすべての電流を集
める。このような解決は、接地に関して負7ヒ圧に到達
することのできるエピタキシャルポケット全体を取り囲
む絶縁エピタキシャルポケットを含む同様の構造を有す
る(第1図参照)。前記絶縁ポケットは、その内部に埋
込み層およびディープ層(またはシンカー層)を含み、
両層ともに、エピタキシャル層よりも大きなレベルのド
ーピングを有する。そしてこの構造は、採用された解決
法によって接地もしくは電源に接続される。
されており11両解決法とも回路の他のエピタキシャル
ポケットよりも低いインピーダンスで経路を作り出すと
いう目的を有し、またしたかって、接地に関して負電圧
のエピタキシャルによって注入されたすべての電流を集
める。このような解決は、接地に関して負7ヒ圧に到達
することのできるエピタキシャルポケット全体を取り囲
む絶縁エピタキシャルポケットを含む同様の構造を有す
る(第1図参照)。前記絶縁ポケットは、その内部に埋
込み層およびディープ層(またはシンカー層)を含み、
両層ともに、エピタキシャル層よりも大きなレベルのド
ーピングを有する。そしてこの構造は、採用された解決
法によって接地もしくは電源に接続される。
しかしながら、このような公知の解決法は、注入された
電荷の問題を解決しない。事実、この解決法は一方で回
路へ向かう電流を完全になくすことができず、他方では
消散された電力を減することもない。接地への接続を含
む解決法は、接地に接続されたエピタキシャルポケット
によって注入された電荷をより多く集める傾向のある、
高電圧のエピタキシャルポケットに関して、はとんど競
争的でないが、電源への接続に主に関する解決法は、注
入された電流が最高電圧点へ集められるため、電力消散
に関して不利益である。
電荷の問題を解決しない。事実、この解決法は一方で回
路へ向かう電流を完全になくすことができず、他方では
消散された電力を減することもない。接地への接続を含
む解決法は、接地に接続されたエピタキシャルポケット
によって注入された電荷をより多く集める傾向のある、
高電圧のエピタキシャルポケットに関して、はとんど競
争的でないが、電源への接続に主に関する解決法は、注
入された電流が最高電圧点へ集められるため、電力消散
に関して不利益である。
他の公知の解決法は、同一出願人名義の、公開されたヨ
ーロッパ特許出願No、02.61556に述べられて
おり、かつ装置の領域の電圧を制限するために適合され
た電荷コレクタの領域または構造を構成する4つの集積
構造を含む。この解決法は、注入された電荷の問題を完
全に解決するが、しかし、そのかなりの嵩のため常に適
用できるとは限らない。
ーロッパ特許出願No、02.61556に述べられて
おり、かつ装置の領域の電圧を制限するために適合され
た電荷コレクタの領域または構造を構成する4つの集積
構造を含む。この解決法は、注入された電荷の問題を完
全に解決するが、しかし、そのかなりの嵩のため常に適
用できるとは限らない。
このような状態において、この発明の目的は、公知の装
置によって特徴づけられた不利な点をなくすことができ
る?li 6i1のサブストレートへの注入を遮へいす
るための集積装置を提供することである。
置によって特徴づけられた不利な点をなくすことができ
る?li 6i1のサブストレートへの注入を遮へいす
るための集積装置を提供することである。
この[」的の中で、この発明の特定的な目的は、簡単な
構造と小寸法を有し、しかも接地電圧に達したポケット
によって注入された電流を吸収する際に、非常に効率的
である集積装置を提供することである。
構造と小寸法を有し、しかも接地電圧に達したポケット
によって注入された電流を吸収する際に、非常に効率的
である集積装置を提供することである。
この発明の他の1]的は、回路内の電力消散を最小にす
ることができる集積装置を提供し、それによって、集積
装置全体の信頼性という特徴を高め、その応用分野を改
浮することである。
ることができる集積装置を提供し、それによって、集積
装置全体の信頼性という特徴を高め、その応用分野を改
浮することである。
この発明の特に他の目的は、電子集積装置の製造に現在
使用されている方法、および機械を用いて簡単に製造さ
れる、概念的に簡単な構造を有する集積装置を提供する
ことであり、それによって、装置の製造に実質的な複雑
性を伴わないようにし、かつあまり高くない生産費を維
持することである。
使用されている方法、および機械を用いて簡単に製造さ
れる、概念的に簡単な構造を有する集積装置を提供する
ことであり、それによって、装置の製造に実質的な複雑
性を伴わないようにし、かつあまり高くない生産費を維
持することである。
この1−1的および前述の他の目的ならびにこれ以降明
らかになるであろう他の1:1的は、前掲の特許請求の
範囲で述べられるように、電荷のサブストレートへの注
入を遮へいするための集積装置によって達成される。
らかになるであろう他の1:1的は、前掲の特許請求の
範囲で述べられるように、電荷のサブストレートへの注
入を遮へいするための集積装置によって達成される。
この発明の特徴および利点は、添付の図面の非限定的な
実例によってのみ示された、好ましいがそれに限られな
い実施例の説明から明らかになるであろう。
実例によってのみ示された、好ましいがそれに限られな
い実施例の説明から明らかになるであろう。
まず初めに、公知の解決法の構造を示している第1図を
参照すると、それは絶縁ポケットを含み、このポケット
は接地7ヒ圧のエピタキシャルポケットの全周囲に設け
られ、かつ接地または電源に接続される。詳細には、第
1図はP#1サブストレー!・1とN型エピタキシャル
層2とP半絶縁領域5および6を示し、それは、装置の
主表面からサブストレート1まで延びており、かつエピ
タキシャル層2を)U数個の絶縁ポケットに分け、それ
は、公知の保護装置を収容するポケット′うとポケット
4を含み、それはたとえば、負荷に接続され、かつシス
テムの動作の成る状態でサブストレートより低い電圧に
達するように意図されたポケットを構成する。前記ポケ
ット3の中に、N++導電率を有し、前記サブストレー
ト の間の接合上に延びている埋込み層7がある。ディープ
層またはシンカー層は、N++導電率をHし、埋込み層
7から装置の主表面に延びている。
参照すると、それは絶縁ポケットを含み、このポケット
は接地7ヒ圧のエピタキシャルポケットの全周囲に設け
られ、かつ接地または電源に接続される。詳細には、第
1図はP#1サブストレー!・1とN型エピタキシャル
層2とP半絶縁領域5および6を示し、それは、装置の
主表面からサブストレート1まで延びており、かつエピ
タキシャル層2を)U数個の絶縁ポケットに分け、それ
は、公知の保護装置を収容するポケット′うとポケット
4を含み、それはたとえば、負荷に接続され、かつシス
テムの動作の成る状態でサブストレートより低い電圧に
達するように意図されたポケットを構成する。前記ポケ
ット3の中に、N++導電率を有し、前記サブストレー
ト の間の接合上に延びている埋込み層7がある。ディープ
層またはシンカー層は、N++導電率をHし、埋込み層
7から装置の主表面に延びている。
前記主表面では、シンカー層の中に、保護構造を接地ま
たは電源へ接続させるのに適切なコンタクト11に接続
されたN+型領領域9ある。さらに、装置の表面全体を
覆う酸化物層10が設けられている。
たは電源へ接続させるのに適切なコンタクト11に接続
されたN+型領領域9ある。さらに、装置の表面全体を
覆う酸化物層10が設けられている。
その代わりに第2図は、この発明に従う集積保護装置の
構造を図示する。この図では参照数字20は、P!2導
電率を有するサブストレートを示し、参照数字21が、
N型導電率を有するエピタキシャル層を包括的に示す。
構造を図示する。この図では参照数字20は、P!2導
電率を有するサブストレートを示し、参照数字21が、
N型導電率を有するエピタキシャル層を包括的に示す。
P型環電率を白°する複数個の絶縁鎖酸22、23、2
4は、装置29の主表面からサブストレート20まで延
びており、かつエピタキシャル層21を、参照数字26
から28によって、ここで示された複数個の絶縁ポケッ
トに分ける。この図に示されている場合、参照数字26
は、負611に接続され、かつ接地電圧に達するように
意図されたエピタキシャルポケットを示し、参照数字2
7および28が、サブストレートよりも高い電圧で設定
され、またしたがって、これ以降に詳細に説明されるよ
うに、寄生トランジスタのコレクタを構成することがで
きる他の29のエピタキシャルポケットを示す。
4は、装置29の主表面からサブストレート20まで延
びており、かつエピタキシャル層21を、参照数字26
から28によって、ここで示された複数個の絶縁ポケッ
トに分ける。この図に示されている場合、参照数字26
は、負611に接続され、かつ接地電圧に達するように
意図されたエピタキシャルポケットを示し、参照数字2
7および28が、サブストレートよりも高い電圧で設定
され、またしたがって、これ以降に詳細に説明されるよ
うに、寄生トランジスタのコレクタを構成することがで
きる他の29のエピタキシャルポケットを示す。
第2図に見られるように、エピタキシャルポケット26
とサブストレート20との間の接合には、N+型型性性
有する埋込み層30があり、そこから参照数字3L 3
2および33によって示されたN++導電率を有するデ
ィープ層またはシンカー層が延びている。前記シンカー
領域は、前記エピタキシャルポケット26内で、これ以
降にさらに詳しく述べられるように、デバイアシング構
造が実現される第1エピタキシヤル領域26′の境界を
定め、かつ!Lいにこれを分離し、かつこの図の中で破
線で描かれたトランジスタ35によって示されるように
、負荷駆動ニレメンi・が提供されるエピタキシャル領
域26′が製造される。典型的に、前記領域26″は、
出力端子(参照数字44によって第2図に示される)が
負荷に接続された電力トランジスタのフィンガになるこ
とができる。当然、前記領域26″は、駆動回路の電力
トランジスタのフィンガと同じだけ多くの回数にわたっ
て反復される。
とサブストレート20との間の接合には、N+型型性性
有する埋込み層30があり、そこから参照数字3L 3
2および33によって示されたN++導電率を有するデ
ィープ層またはシンカー層が延びている。前記シンカー
領域は、前記エピタキシャルポケット26内で、これ以
降にさらに詳しく述べられるように、デバイアシング構
造が実現される第1エピタキシヤル領域26′の境界を
定め、かつ!Lいにこれを分離し、かつこの図の中で破
線で描かれたトランジスタ35によって示されるように
、負荷駆動ニレメンi・が提供されるエピタキシャル領
域26′が製造される。典型的に、前記領域26″は、
出力端子(参照数字44によって第2図に示される)が
負荷に接続された電力トランジスタのフィンガになるこ
とができる。当然、前記領域26″は、駆動回路の電力
トランジスタのフィンガと同じだけ多くの回数にわたっ
て反復される。
エピタキシャル領域26′の中に、さらにP型導電率を
有する領域36があり、N型導電率を有する領域37を
順に収容する。こうして、前記領域36および37は、
そのエミッタが埋込み領域30によって構成されるトラ
ンジスタのベースおよびコレクタを構成する。この発明
に従って、ベース領域36は(参照数字3つによって示
されるように)接地に接続され、装置の表面29上に設
けられた金属化または多結晶シリコン結合によって、コ
レクタ領域37が絶縁領域23に接続される。
有する領域36があり、N型導電率を有する領域37を
順に収容する。こうして、前記領域36および37は、
そのエミッタが埋込み領域30によって構成されるトラ
ンジスタのベースおよびコレクタを構成する。この発明
に従って、ベース領域36は(参照数字3つによって示
されるように)接地に接続され、装置の表面29上に設
けられた金属化または多結晶シリコン結合によって、コ
レクタ領域37が絶縁領域23に接続される。
第2図に見られるように、絶縁領域22は、さらに(4
7における)接地に接続され、エピタキシャルポケット
27とサブストレート30との間の接合上に、N++導
電率を有する埋込層40があり、これが参照数字41に
よって示されたディープまたはシンカー層に接続され、
かつ端子42に接続される。
7における)接地に接続され、エピタキシャルポケット
27とサブストレート30との間の接合上に、N++導
電率を有する埋込層40があり、これが参照数字41に
よって示されたディープまたはシンカー層に接続され、
かつ端子42に接続される。
第2図の構造の等価電気回路図が、第3図から導き出さ
れる。特にこの図では、参照数字51は、埋込み層30
(エミッタを構成する)と領域36(ベースを構成する
)と領域37(コレクタを構成する)とにより形成され
たデバイアシングトランジスタを示す。その代わりに、
参照数字50は、埋込み層30(エミッタ)とサブスト
レート20(ベース)と回路の絶縁ポケット(たとえば
、コレクタを構成する埋込み層40を(iするポケット
27)とにより形成された寄生トランジスタを示す。第
3図はさらに、サブストレート20(アノードを構成す
る)と埋込み層30(カソードを構成する)との間の接
合上に形成するダイオード52を示す。前記第3図は、
さらに絶縁23に沿って形成する抵抗器53ならびにデ
バイアシングトランジスタ51のコレクタと接地47と
の間にある絶縁22およびサブストレート20を示す。
れる。特にこの図では、参照数字51は、埋込み層30
(エミッタを構成する)と領域36(ベースを構成する
)と領域37(コレクタを構成する)とにより形成され
たデバイアシングトランジスタを示す。その代わりに、
参照数字50は、埋込み層30(エミッタ)とサブスト
レート20(ベース)と回路の絶縁ポケット(たとえば
、コレクタを構成する埋込み層40を(iするポケット
27)とにより形成された寄生トランジスタを示す。第
3図はさらに、サブストレート20(アノードを構成す
る)と埋込み層30(カソードを構成する)との間の接
合上に形成するダイオード52を示す。前記第3図は、
さらに絶縁23に沿って形成する抵抗器53ならびにデ
バイアシングトランジスタ51のコレクタと接地47と
の間にある絶縁22およびサブストレート20を示す。
この述べられた構造は次のように動作する。トランジス
タ51は、そのエミッタとコレクタが寄生トランジスタ
50のベースエミッタ接合と平行した状態で接続されて
、負6:1に蓄積された′t6流の再循環のステップの
間に、エピタキシャルポケット26(エピタキシャル再
循環ポケットとも呼ばれる)に関して高電圧にある、エ
ピタキシャルポケットの方向・\向けられた領域内で、
前記接合のデバイアシングを起こす。このデバイアシン
グは、寄生トランジスタ50のコレクタ電流の減少、す
なわち、高電圧エピタキシャルポケット27および28
に向けて注入された電荷の減少を引き起こす。有利にも
、デバイアシングトランジスタ51は、回路の外部側縁
の方向(切断線の方向)へ向けられたエピタキシャルポ
ケット26の側に配置されて、寄生トランジスタのコレ
クタに向けて電荷を注入するのを妨げる。さらに、この
デバイアシングトランジスタは、有利にもコレクタとエ
ミッタが取替えられる逆構成を有する。この方法で、デ
バイアシングトランジスタは、電力トランジスタまたは
エピタキシャル領域26′内に設けられた他のいかなる
エレメントの電気的特性をも妨げることはない。(事実
、この逆構成のお陰で、電力トランジスタ35のhk電
開始電圧の減少はない。
タ51は、そのエミッタとコレクタが寄生トランジスタ
50のベースエミッタ接合と平行した状態で接続されて
、負6:1に蓄積された′t6流の再循環のステップの
間に、エピタキシャルポケット26(エピタキシャル再
循環ポケットとも呼ばれる)に関して高電圧にある、エ
ピタキシャルポケットの方向・\向けられた領域内で、
前記接合のデバイアシングを起こす。このデバイアシン
グは、寄生トランジスタ50のコレクタ電流の減少、す
なわち、高電圧エピタキシャルポケット27および28
に向けて注入された電荷の減少を引き起こす。有利にも
、デバイアシングトランジスタ51は、回路の外部側縁
の方向(切断線の方向)へ向けられたエピタキシャルポ
ケット26の側に配置されて、寄生トランジスタのコレ
クタに向けて電荷を注入するのを妨げる。さらに、この
デバイアシングトランジスタは、有利にもコレクタとエ
ミッタが取替えられる逆構成を有する。この方法で、デ
バイアシングトランジスタは、電力トランジスタまたは
エピタキシャル領域26′内に設けられた他のいかなる
エレメントの電気的特性をも妨げることはない。(事実
、この逆構成のお陰で、電力トランジスタ35のhk電
開始電圧の減少はない。
なぜなら、バイアシングトランジスタのペースエミッタ
接合は電力トランジスタ35の電圧V。BOに耐えるこ
とができるからである。)さらに、前述の逆構成は、前
記エピタキシャル再循環ポケット内のデバイアシングト
ランジスタの挿入を可能にし、こうして集積回路全体の
効率を低下させることなく、面積長の相当の節約を得る
。
接合は電力トランジスタ35の電圧V。BOに耐えるこ
とができるからである。)さらに、前述の逆構成は、前
記エピタキシャル再循環ポケット内のデバイアシングト
ランジスタの挿入を可能にし、こうして集積回路全体の
効率を低下させることなく、面積長の相当の節約を得る
。
この(1カ造では、デバイアシングトランジスタのエミ
ッタが寄生]・ランジスタのエミッタを構成する同じ層
によって形成されており、こうして、29のエミッタの
間に真性(intrinsic)接続を提供することに
注口しなければならない。
ッタが寄生]・ランジスタのエミッタを構成する同じ層
によって形成されており、こうして、29のエミッタの
間に真性(intrinsic)接続を提供することに
注口しなければならない。
サブストレート20と埋込み層30との間に形成された
ダ・「オード52は、シリコンウェーハの側縁の方向の
側にある接地47に向けて、埋込み層30によって注入
された電流を集め、さらに電荷遮へい工程に力1目フる
。
ダ・「オード52は、シリコンウェーハの側縁の方向の
側にある接地47に向けて、埋込み層30によって注入
された電流を集め、さらに電荷遮へい工程に力1目フる
。
バイアシングトランジスタのコレクタ層37と絶縁鎖酸
23との間に示された接続が、コレクタ37と接地47
との間にある抵抗器53を形成し、そのためこの抵抗器
に沿って埋込み層/サブストレート接合をさらにデバイ
アスするイ〕ずかな電圧降下が起こることにさらに注口
しなければならない。
23との間に示された接続が、コレクタ37と接地47
との間にある抵抗器53を形成し、そのためこの抵抗器
に沿って埋込み層/サブストレート接合をさらにデバイ
アスするイ〕ずかな電圧降下が起こることにさらに注口
しなければならない。
前述の説明から理解されるように、この発明は意図され
た目的を十分に達成する。実際に、エピタキシャル層2
6′によって注入され、かつサブストレー!・20に向
けて埋込み領域30によってル人された7i流をなくす
際に、最大効率を白−する(1〜1造が提供されており
、これは一方では、前記接合のデバイアシングによるも
のであり、他方では、ダイオード52による電荷コレク
タの提共によるものである。
た目的を十分に達成する。実際に、エピタキシャル層2
6′によって注入され、かつサブストレー!・20に向
けて埋込み領域30によってル人された7i流をなくす
際に、最大効率を白−する(1〜1造が提供されており
、これは一方では、前記接合のデバイアシングによるも
のであり、他方では、ダイオード52による電荷コレク
タの提共によるものである。
述べられた(111″1造はさらに、テバイアシングの
結果、かつダイオードによって接地・\の電流のほとん
どか集められた結果、注入された電荷が減少することに
よって、消散された電力を最小にすることができる。
結果、かつダイオードによって接地・\の電流のほとん
どか集められた結果、注入された電荷が減少することに
よって、消散された電力を最小にすることができる。
述べられた解決法は、結果として生じる容積効率の比率
の最適化に伴い、極めて小さな月決を有することに注目
しなければならない。
の最適化に伴い、極めて小さな月決を有することに注目
しなければならない。
最後に、述べられた(1ち造は回路的に極めて簡1iで
あり、この(1・5造の製造のための特定の製造工程を
必要としない。なぜならば、デバイアシングトランジス
タの中に設けられた領域は、駆動装置のあらゆる領域の
実行の際に製造されることができるからであることがさ
らに強、初される。
あり、この(1・5造の製造のための特定の製造工程を
必要としない。なぜならば、デバイアシングトランジス
タの中に設けられた領域は、駆動装置のあらゆる領域の
実行の際に製造されることができるからであることがさ
らに強、初される。
こうして考えられた発明は、この発明の概念の範囲内に
おいて、様々な修正および変更が可能である。特に、コ
レクタ領域37と絶縁23との間にある接続38ならび
に接地接続3つおよび47は、好ましくは装置の表面で
実行される金属化またはポリシリコンラインによって得
られることができるというtlT実が強調される。
おいて、様々な修正および変更が可能である。特に、コ
レクタ領域37と絶縁23との間にある接続38ならび
に接地接続3つおよび47は、好ましくは装置の表面で
実行される金属化またはポリシリコンラインによって得
られることができるというtlT実が強調される。
第1図は、公知の解決法に従って保護構造を示す半導体
ウェーハを通して描かれた横断面図である。 第2図は、この発明に従って、集積装置を組入れる半導
体ウェーハを通して描かれた横断面図である。 第3図は、第2図の装置の等611i電気回路図である
。 図において、20はサブストレート、21はエピタキシ
ャル層、22 + 23 、 24は絶縁領域、26
はエピタキシャル百貼環ポケット、27,28は絶縁エ
ピタキシャルポケット、29は装置の主表面、30は埋
込み層、31,32. 3′3はディープ領域、36は
ベース領域、37はコレクタ領域、51はデバイアシン
グトランジスタである。
ウェーハを通して描かれた横断面図である。 第2図は、この発明に従って、集積装置を組入れる半導
体ウェーハを通して描かれた横断面図である。 第3図は、第2図の装置の等611i電気回路図である
。 図において、20はサブストレート、21はエピタキシ
ャル層、22 + 23 、 24は絶縁領域、26
はエピタキシャル百貼環ポケット、27,28は絶縁エ
ピタキシャルポケット、29は装置の主表面、30は埋
込み層、31,32. 3′3はディープ領域、36は
ベース領域、37はコレクタ領域、51はデバイアシン
グトランジスタである。
Claims (1)
- 【特許請求の範囲】 (1)電荷のサブストレートへの注入を遮へいするため
の集積装置であって、第1の導電型を有するサブストレ
ート(20)と、 前記サブストレート(20)の上に重畳され、第1の導
電型と実質的に逆の第2の導電型を有し、かつ装置の主
表面(29)を規定するエピタキシャル層(21)と、 前記第1の導電型を実質的に有し、かつ電子構成要素の
実行のための複数個の絶縁エピタキシャルポケット(2
6、27、28)を規定するために、前記主表面(29
)から前記サブストレート(20)へ、前記エピタキシ
ャル層(21)に横断して延びている複数個の絶縁領域
(22、23、24)とを含み、 前記エピタキシャルポケット(26、27、28)は、
負荷へ接続するための端子を有するエピタキシャル再循
環ポケット(26)を含み、前記エピタキシャル再循環
ポケット(26)と前記サブストレート(20)との間
に、前記サブストレート(20)との接合を形成する埋
込み層(30)があり、前記埋込み層(30)と前記サ
ブストレート(20)との間に電気的に接続され、かつ
前記接合をデバイアスするために適合された手段(36
、37、38)が前記エピタキシャル再循環ポケット(
26)内に設けられることを特徴とする装置。 (2)前記手段(36、37、38)が、そのエミッタ
とコレクタは前記サブストレート(20)と前記埋込み
層(30)との間に接続されたトランジスタ(51)を
含むことを特徴とする、請求項1に記載の集積装置。 (3)前記エピタキシャル再循環ポケット (26)は、実質的に第1の導電型を有するベース領域
(36)と、実質的に前記第2の導電型を有し、かつ前
記第1のベース領域(36)によって取り囲まれる第2
のコレクタ領域(37)とを収容し、前記ベースおよび
コレクタ領域(36、37)は、エミッタ領域を構成す
る前記埋込み層(30)とともに、前記デバイアシング
トランジスタ(51)を形成し、前記ベース領域(36
)は接地に接続され、前記コレクタ領域(37)は、前
記絶縁領域(23)の1つに電気的に接続されることを
特徴とする、請求項2に記載の集積装置。 (4)ディープ領域(31、32、33)を含み、それ
は前記第2の導電型を実質的に有し、前記埋込み層(3
0)から前記主表面(29)へ延び、前記ベースおよび
コレクタ領域を収容する前記エピタキシャル再循環ポケ
ット(26)の一部(26′)を取り囲むことを特徴と
する、請求項2に記載の集積装置。 (5)前記トランジスタ(51)が装置の外部側縁の方
向へ向けられた側にある前記エピタキシャル再循環ポケ
ット(26)の中に設けられることを特徴とする、請求
項2に記載の集積装置。 (6)前記エピタキシャル再循環ポケット (26)と前記外部側縁との間に前記第1の導電型を有
する絶縁領域(22)があり、それは装置の前記主表面
(29)と前記(30)との間に延びており、しかも接
地に接続されることを特徴とする、請求項2に記載の集
積装置。 (7)前記コレクタ領域(37)が装置の外部側縁と反
対にあるエピタキシャル再循環ポケット(26)の側に
配置された絶縁領域(23)に接続され、前記絶縁領域
(23)と前記サブストレート(20)は、前記コレク
タ領域(37)と接地への前記接続との間に抵抗デバイ
アシング経路を構成することを特徴とする、請求項6に
記載の集積装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT8722290A IT1231894B (it) | 1987-10-15 | 1987-10-15 | Dispositivo integrato per schermare l'iniezione di cariche nel substrato. |
IT22290A/87 | 1987-10-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01134960A true JPH01134960A (ja) | 1989-05-26 |
JP2681498B2 JP2681498B2 (ja) | 1997-11-26 |
Family
ID=11194242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63256884A Expired - Fee Related JP2681498B2 (ja) | 1987-10-15 | 1988-10-11 | 電荷のサブストレートへの注入を遮へいするための集積装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5021860A (ja) |
JP (1) | JP2681498B2 (ja) |
DE (1) | DE3834841C2 (ja) |
FR (1) | FR2622053B1 (ja) |
IT (1) | IT1231894B (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR3083919A1 (fr) * | 2018-07-13 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Puce electronique protegee |
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-
1987
- 1987-10-15 IT IT8722290A patent/IT1231894B/it active
-
1988
- 1988-10-06 FR FR888813123A patent/FR2622053B1/fr not_active Expired - Lifetime
- 1988-10-11 US US07/256,008 patent/US5021860A/en not_active Expired - Lifetime
- 1988-10-11 JP JP63256884A patent/JP2681498B2/ja not_active Expired - Fee Related
- 1988-10-13 DE DE3834841A patent/DE3834841C2/de not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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FR2622053A1 (fr) | 1989-04-21 |
IT8722290A0 (it) | 1987-10-15 |
DE3834841A1 (de) | 1989-05-24 |
FR2622053B1 (fr) | 1992-02-07 |
US5021860A (en) | 1991-06-04 |
IT1231894B (it) | 1992-01-15 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |