JPH01134960A - 電荷のサブストレートへの注入を遮へいするための集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は電荷のサブストレートへの注入を遮へいする
ための集積装置に関する。

発明の背景 公知のように、誘導性負（Ｓ：ｊおよび／または容量性
負荷を駆動する際、システムが正しく動作するためには
、負荷に蓄積された電流を接地へ向けて再循環させるこ
とが必要である。負荷が集積装置によって駆動される場
合、この装置のサブストレ２−トは接地にクランプされ
、かつエピタキシャルポケットダイオード（カソードを
構成する）とサブストレー！・（ダイオードのアノード
を規定する）とを介して再循環が起こる。負荷駆動装置
がスイッチオフの際に電流を再循環させるために、この
ダイオードは順方向へバイアスされ、かつエピタキシャ
ルポケットは接地に関して負電圧に達する。

この状態で負電圧を有するエピタキシャルポケットはサ
ブストレートに電流を注入し、寄生ＮＰＮトランジスタ
のエミッタのように動作し、かつサブストレートよりも
大きな電圧にある同じ装置の他のいかなるエピタキシャ
ルポケットも注入された電子を集め、前記寄生トランジ
スタのコレクタのように動作する。

このように、高電圧のエピタキシャルポケットに電荷を
注入することは、以下の問題を伴うため、避けられなけ
ればならない。

１）　望ましくない電力の消散。

２）　エピタキシャルポケットが）黄方向ＰＮＰトラン
ジスタのベースである場合、この注入された電荷は、前
記ＰＮＰＩ−ランジスタ（たとえば駆動ＰＮＰＩ−ラン
ジスタ）が、再びスイッチオンするのを引き起こす。

３）　装置の誤動作を伴う横方向ＰＮＰトランジスタの
ベース電流の増加。

前述の問題を避けるために、２９の解決法が現（ｒ使用
されており１１両解決法とも回路の他のエピタキシャル
ポケットよりも低いインピーダンスで経路を作り出すと
いう目的を有し、またしたかって、接地に関して負電圧
のエピタキシャルによって注入されたすべての電流を集
める。このような解決は、接地に関して負７ヒ圧に到達
することのできるエピタキシャルポケット全体を取り囲
む絶縁エピタキシャルポケットを含む同様の構造を有す
る（第１図参照）。前記絶縁ポケットは、その内部に埋
込み層およびディープ層（またはシンカー層）を含み、
両層ともに、エピタキシャル層よりも大きなレベルのド
ーピングを有する。そしてこの構造は、採用された解決
法によって接地もしくは電源に接続される。

しかしながら、このような公知の解決法は、注入された
電荷の問題を解決しない。事実、この解決法は一方で回
路へ向かう電流を完全になくすことができず、他方では
消散された電力を減することもない。接地への接続を含
む解決法は、接地に接続されたエピタキシャルポケット
によって注入された電荷をより多く集める傾向のある、
高電圧のエピタキシャルポケットに関して、はとんど競
争的でないが、電源への接続に主に関する解決法は、注
入された電流が最高電圧点へ集められるため、電力消散
に関して不利益である。

他の公知の解決法は、同一出願人名義の、公開されたヨ
ーロッパ特許出願Ｎｏ、０２．６１５５６に述べられて
おり、かつ装置の領域の電圧を制限するために適合され
た電荷コレクタの領域または構造を構成する４つの集積
構造を含む。この解決法は、注入された電荷の問題を完
全に解決するが、しかし、そのかなりの嵩のため常に適
用できるとは限らない。

このような状態において、この発明の目的は、公知の装
置によって特徴づけられた不利な点をなくすことができ
る？ｌｉ　６ｉ１のサブストレートへの注入を遮へいす
るための集積装置を提供することである。

この［」的の中で、この発明の特定的な目的は、簡単な
構造と小寸法を有し、しかも接地電圧に達したポケット
によって注入された電流を吸収する際に、非常に効率的
である集積装置を提供することである。

この発明の他の１］的は、回路内の電力消散を最小にす
ることができる集積装置を提供し、それによって、集積
装置全体の信頼性という特徴を高め、その応用分野を改
浮することである。

この発明の特に他の目的は、電子集積装置の製造に現在
使用されている方法、および機械を用いて簡単に製造さ
れる、概念的に簡単な構造を有する集積装置を提供する
ことであり、それによって、装置の製造に実質的な複雑
性を伴わないようにし、かつあまり高くない生産費を維
持することである。

この１−１的および前述の他の目的ならびにこれ以降明
らかになるであろう他の１：１的は、前掲の特許請求の
範囲で述べられるように、電荷のサブストレートへの注
入を遮へいするための集積装置によって達成される。

この発明の特徴および利点は、添付の図面の非限定的な
実例によってのみ示された、好ましいがそれに限られな
い実施例の説明から明らかになるであろう。

まず初めに、公知の解決法の構造を示している第１図を
参照すると、それは絶縁ポケットを含み、このポケット
は接地７ヒ圧のエピタキシャルポケットの全周囲に設け
られ、かつ接地または電源に接続される。詳細には、第
１図はＰ＃１サブストレー！・１とＮ型エピタキシャル
層２とＰ半絶縁領域５および６を示し、それは、装置の
主表面からサブストレート１まで延びており、かつエピ
タキシャル層２を）Ｕ数個の絶縁ポケットに分け、それ
は、公知の保護装置を収容するポケット′うとポケット
４を含み、それはたとえば、負荷に接続され、かつシス
テムの動作の成る状態でサブストレートより低い電圧に
達するように意図されたポケットを構成する。前記ポケ
ット３の中に、Ｎ＋＋導電率を有し、前記サブストレー
ト の間の接合上に延びている埋込み層７がある。ディープ
層またはシンカー層は、Ｎ＋＋導電率をＨし、埋込み層
７から装置の主表面に延びている。

前記主表面では、シンカー層の中に、保護構造を接地ま
たは電源へ接続させるのに適切なコンタクト１１に接続
されたＮ＋型領領域９ある。さらに、装置の表面全体を
覆う酸化物層１０が設けられている。

その代わりに第２図は、この発明に従う集積保護装置の
構造を図示する。この図では参照数字２０は、Ｐ！２導
電率を有するサブストレートを示し、参照数字２１が、
Ｎ型導電率を有するエピタキシャル層を包括的に示す。

Ｐ型環電率を白°する複数個の絶縁鎖酸２２、２３、２
４は、装置２９の主表面からサブストレート２０まで延
びており、かつエピタキシャル層２１を、参照数字２６
から２８によって、ここで示された複数個の絶縁ポケッ
トに分ける。この図に示されている場合、参照数字２６
は、負６１１に接続され、かつ接地電圧に達するように
意図されたエピタキシャルポケットを示し、参照数字２
７および２８が、サブストレートよりも高い電圧で設定
され、またしたがって、これ以降に詳細に説明されるよ
うに、寄生トランジスタのコレクタを構成することがで
きる他の２９のエピタキシャルポケットを示す。

第２図に見られるように、エピタキシャルポケット２６
とサブストレート２０との間の接合には、Ｎ＋型型性性
有する埋込み層３０があり、そこから参照数字３Ｌ　３
２および３３によって示されたＮ＋＋導電率を有するデ
ィープ層またはシンカー層が延びている。前記シンカー
領域は、前記エピタキシャルポケット２６内で、これ以
降にさらに詳しく述べられるように、デバイアシング構
造が実現される第１エピタキシヤル領域２６′の境界を
定め、かつ！Ｌいにこれを分離し、かつこの図の中で破
線で描かれたトランジスタ３５によって示されるように
、負荷駆動ニレメンｉ・が提供されるエピタキシャル領
域２６′が製造される。典型的に、前記領域２６″は、
出力端子（参照数字４４によって第２図に示される）が
負荷に接続された電力トランジスタのフィンガになるこ
とができる。当然、前記領域２６″は、駆動回路の電力
トランジスタのフィンガと同じだけ多くの回数にわたっ
て反復される。

エピタキシャル領域２６′の中に、さらにＰ型導電率を
有する領域３６があり、Ｎ型導電率を有する領域３７を
順に収容する。こうして、前記領域３６および３７は、
そのエミッタが埋込み領域３０によって構成されるトラ
ンジスタのベースおよびコレクタを構成する。この発明
に従って、ベース領域３６は（参照数字３つによって示
されるように）接地に接続され、装置の表面２９上に設
けられた金属化または多結晶シリコン結合によって、コ
レクタ領域３７が絶縁領域２３に接続される。

第２図に見られるように、絶縁領域２２は、さらに（４
７における）接地に接続され、エピタキシャルポケット
２７とサブストレート３０との間の接合上に、Ｎ＋＋導
電率を有する埋込層４０があり、これが参照数字４１に
よって示されたディープまたはシンカー層に接続され、
かつ端子４２に接続される。

第２図の構造の等価電気回路図が、第３図から導き出さ
れる。特にこの図では、参照数字５１は、埋込み層３０
（エミッタを構成する）と領域３６（ベースを構成する
）と領域３７（コレクタを構成する）とにより形成され
たデバイアシングトランジスタを示す。その代わりに、
参照数字５０は、埋込み層３０（エミッタ）とサブスト
レート２０（ベース）と回路の絶縁ポケット（たとえば
、コレクタを構成する埋込み層４０を（ｉするポケット
２７）とにより形成された寄生トランジスタを示す。第
３図はさらに、サブストレート２０（アノードを構成す
る）と埋込み層３０（カソードを構成する）との間の接
合上に形成するダイオード５２を示す。前記第３図は、
さらに絶縁２３に沿って形成する抵抗器５３ならびにデ
バイアシングトランジスタ５１のコレクタと接地４７と
の間にある絶縁２２およびサブストレート２０を示す。

この述べられた構造は次のように動作する。トランジス
タ５１は、そのエミッタとコレクタが寄生トランジスタ
５０のベースエミッタ接合と平行した状態で接続されて
、負６：１に蓄積された′ｔ６流の再循環のステップの
間に、エピタキシャルポケット２６（エピタキシャル再
循環ポケットとも呼ばれる）に関して高電圧にある、エ
ピタキシャルポケットの方向・＼向けられた領域内で、
前記接合のデバイアシングを起こす。このデバイアシン
グは、寄生トランジスタ５０のコレクタ電流の減少、す
なわち、高電圧エピタキシャルポケット２７および２８
に向けて注入された電荷の減少を引き起こす。有利にも
、デバイアシングトランジスタ５１は、回路の外部側縁
の方向（切断線の方向）へ向けられたエピタキシャルポ
ケット２６の側に配置されて、寄生トランジスタのコレ
クタに向けて電荷を注入するのを妨げる。さらに、この
デバイアシングトランジスタは、有利にもコレクタとエ
ミッタが取替えられる逆構成を有する。この方法で、デ
バイアシングトランジスタは、電力トランジスタまたは
エピタキシャル領域２６′内に設けられた他のいかなる
エレメントの電気的特性をも妨げることはない。（事実
、この逆構成のお陰で、電力トランジスタ３５のｈｋ電
開始電圧の減少はない。

なぜなら、バイアシングトランジスタのペースエミッタ
接合は電力トランジスタ３５の電圧Ｖ。ＢＯに耐えるこ
とができるからである。）さらに、前述の逆構成は、前
記エピタキシャル再循環ポケット内のデバイアシングト
ランジスタの挿入を可能にし、こうして集積回路全体の
効率を低下させることなく、面積長の相当の節約を得る
。

この（１カ造では、デバイアシングトランジスタのエミ
ッタが寄生］・ランジスタのエミッタを構成する同じ層
によって形成されており、こうして、２９のエミッタの
間に真性（ｉｎｔｒｉｎｓｉｃ）接続を提供することに
注口しなければならない。

サブストレート２０と埋込み層３０との間に形成された
ダ・「オード５２は、シリコンウェーハの側縁の方向の
側にある接地４７に向けて、埋込み層３０によって注入
された電流を集め、さらに電荷遮へい工程に力１目フる
。

バイアシングトランジスタのコレクタ層３７と絶縁鎖酸
２３との間に示された接続が、コレクタ３７と接地４７
との間にある抵抗器５３を形成し、そのためこの抵抗器
に沿って埋込み層／サブストレート接合をさらにデバイ
アスするイ〕ずかな電圧降下が起こることにさらに注口
しなければならない。

前述の説明から理解されるように、この発明は意図され
た目的を十分に達成する。実際に、エピタキシャル層２
６′によって注入され、かつサブストレー！・２０に向
けて埋込み領域３０によってル人された７ｉ流をなくす
際に、最大効率を白−する（１〜１造が提供されており
、これは一方では、前記接合のデバイアシングによるも
のであり、他方では、ダイオード５２による電荷コレク
タの提共によるものである。

述べられた（１１１″１造はさらに、テバイアシングの
結果、かつダイオードによって接地・＼の電流のほとん
どか集められた結果、注入された電荷が減少することに
よって、消散された電力を最小にすることができる。

述べられた解決法は、結果として生じる容積効率の比率
の最適化に伴い、極めて小さな月決を有することに注目
しなければならない。

最後に、述べられた（１ち造は回路的に極めて簡１ｉで
あり、この（１・５造の製造のための特定の製造工程を
必要としない。なぜならば、デバイアシングトランジス
タの中に設けられた領域は、駆動装置のあらゆる領域の
実行の際に製造されることができるからであることがさ
らに強、初される。

こうして考えられた発明は、この発明の概念の範囲内に
おいて、様々な修正および変更が可能である。特に、コ
レクタ領域３７と絶縁２３との間にある接続３８ならび
に接地接続３つおよび４７は、好ましくは装置の表面で
実行される金属化またはポリシリコンラインによって得
られることができるというｔｌＴ実が強調される。

【図面の簡単な説明】

第１図は、公知の解決法に従って保護構造を示す半導体
ウェーハを通して描かれた横断面図である。 第２図は、この発明に従って、集積装置を組入れる半導
体ウェーハを通して描かれた横断面図である。 第３図は、第２図の装置の等６１１ｉ電気回路図である
。 図において、２０はサブストレート、２１はエピタキシ
ャル層、２２　＋　　２３　、　２４は絶縁領域、２６
はエピタキシャル百貼環ポケット、２７，２８は絶縁エ
ピタキシャルポケット、２９は装置の主表面、３０は埋
込み層、３１，３２．　３′３はディープ領域、３６は
ベース領域、３７はコレクタ領域、５１はデバイアシン
グトランジスタである。

Claims (1)

1. 【特許請求の範囲】 （１）電荷のサブストレートへの注入を遮へいするため
   の集積装置であって、第１の導電型を有するサブストレ
   ート（２０）と、 前記サブストレート（２０）の上に重畳され、第１の導
   電型と実質的に逆の第２の導電型を有し、かつ装置の主
   表面（２９）を規定するエピタキシャル層（２１）と、 前記第１の導電型を実質的に有し、かつ電子構成要素の
   実行のための複数個の絶縁エピタキシャルポケット（２
   ６、２７、２８）を規定するために、前記主表面（２９
   ）から前記サブストレート（２０）へ、前記エピタキシ
   ャル層（２１）に横断して延びている複数個の絶縁領域
   （２２、２３、２４）とを含み、 前記エピタキシャルポケット（２６、２７、２８）は、
   負荷へ接続するための端子を有するエピタキシャル再循
   環ポケット（２６）を含み、前記エピタキシャル再循環
   ポケット（２６）と前記サブストレート（２０）との間
   に、前記サブストレート（２０）との接合を形成する埋
   込み層（３０）があり、前記埋込み層（３０）と前記サ
   ブストレート（２０）との間に電気的に接続され、かつ
   前記接合をデバイアスするために適合された手段（３６
   、３７、３８）が前記エピタキシャル再循環ポケット（
   ２６）内に設けられることを特徴とする装置。 （２）前記手段（３６、３７、３８）が、そのエミッタ
   とコレクタは前記サブストレート（２０）と前記埋込み
   層（３０）との間に接続されたトランジスタ（５１）を
   含むことを特徴とする、請求項１に記載の集積装置。 （３）前記エピタキシャル再循環ポケット （２６）は、実質的に第１の導電型を有するベース領域
   （３６）と、実質的に前記第２の導電型を有し、かつ前
   記第１のベース領域（３６）によって取り囲まれる第２
   のコレクタ領域（３７）とを収容し、前記ベースおよび
   コレクタ領域（３６、３７）は、エミッタ領域を構成す
   る前記埋込み層（３０）とともに、前記デバイアシング
   トランジスタ（５１）を形成し、前記ベース領域（３６
   ）は接地に接続され、前記コレクタ領域（３７）は、前
   記絶縁領域（２３）の１つに電気的に接続されることを
   特徴とする、請求項２に記載の集積装置。 （４）ディープ領域（３１、３２、３３）を含み、それ
   は前記第２の導電型を実質的に有し、前記埋込み層（３
   ０）から前記主表面（２９）へ延び、前記ベースおよび
   コレクタ領域を収容する前記エピタキシャル再循環ポケ
   ット（２６）の一部（２６′）を取り囲むことを特徴と
   する、請求項２に記載の集積装置。 （５）前記トランジスタ（５１）が装置の外部側縁の方
   向へ向けられた側にある前記エピタキシャル再循環ポケ
   ット（２６）の中に設けられることを特徴とする、請求
   項２に記載の集積装置。 （６）前記エピタキシャル再循環ポケット （２６）と前記外部側縁との間に前記第１の導電型を有
   する絶縁領域（２２）があり、それは装置の前記主表面
   （２９）と前記（３０）との間に延びており、しかも接
   地に接続されることを特徴とする、請求項２に記載の集
   積装置。 （７）前記コレクタ領域（３７）が装置の外部側縁と反
   対にあるエピタキシャル再循環ポケット（２６）の側に
   配置された絶縁領域（２３）に接続され、前記絶縁領域
   （２３）と前記サブストレート（２０）は、前記コレク
   タ領域（３７）と接地への前記接続との間に抵抗デバイ
   アシング経路を構成することを特徴とする、請求項６に
   記載の集積装置。