KR0121187B1 - 바이-씨모오스 인버터 회로 - Google Patents

바이-씨모오스 인버터 회로

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KR0121187B1
KR0121187B1 KR1019890019057A KR890019057A KR0121187B1 KR 0121187 B1 KR0121187 B1 KR 0121187B1 KR 1019890019057 A KR1019890019057 A KR 1019890019057A KR 890019057 A KR890019057 A KR 890019057A KR 0121187 B1 KR0121187 B1 KR 0121187B1
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문정환
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

내용없음

Description

바이-씨모오스 인버터 회로
제1도는 종래의 바이-씨모오스 인버터 회로도.
체2도는 본 발명에 따른 바이-씨모오스 인버터 회로도.
제3도는 본 발명에 따른 다른 실시 예시도.
* 도면의 주요부분에 대한 부호의 설명
A,A' : 인버터, X1,X2,Xa,Xb,Xd : 바이폴라 트랜지스티,
X3 : 피모오스 트랜지스터, X4,X7,Xc,Xe : 엔모오스 트랜지스터,
X5 : 쇼트키 트랜지스터, X8 : 쇼트키 바이폴라 트랜지스터,
X6 : 노말 트랜지스터
본 발명은 바이폴라 트랜지스터와 모오스 트랜지스터를 공통적으로 조합한 바이-씨모오스 회로에 관한것으로 특히 바이폴라 트랜지스터를 사용하여 출력의 구동력을 높였으며, 출력단의 래치-업 방지 및 적은칩면적에도 동작할 수 있도록 한 바이-씨모오스 인버터 회로에 관한 것이다.
종래에는 제1도에서와 같이 입력(Vin)은 피모오스 트랜지스터(X1)와 엔모오스 트랜지스터(X2)로 구성된 인버터(l)의 피모오스 트랜지스터(X1) 게이트와 엔모오스 트랜지스터(X2) 게이트의 접속점으로 연결되는 동시에 피모오스 트랜지스터(X4)와 엔모오스 트랜지스터(X5)로 구성된 인버터(2)의 피모오스 트랜지스터(X4) 게이트와 엔모오스 트랜지스터(X5) 게이트의 접속점으로 연결되며 또한 입력(VIN)은 엔모오스 트랜지스터(X7)의 게이트와 연결되고 인버터(1)의 출력은 바이폴라 트랜지스터(X3)의 베이스와 연결되고 인버티(2)의 출력은 바이폴라 트랜지스터(X6)의 입력으로 연결되고 바이폴라 트랜지스터(X3,X6)의 에미터는 접속되어 출력단(Vout)과 연결되는 동시에 엔모오스 트랜지스터(X7)의 드레인과 엔모오스 트랜지스터(X9)의 게이트 및 바이폴라 트랜지스터(X8)의 콜렉터에 동시 연결되고 바이폴라 트랜지스터(X8)의 에미터는 접지되고 그 베이스는 엔모오스 트랜지스터(X7)의 소오스와 엔모오스 트랜지스터(X9)의 드레인과의 접속점에 연결되며 엔모오스 트랜지스터(X2,X5,X9)의 소오스는 접지되고 피모오스 트랜지스터(X1,X4)의 각 드레인과 바이폴라 트랜지스터(X3,X6)의 콜렉터는 전원(VDD)과 연결되는 구성이다.
상기 구성회로의 동작 상태를 보면 다음과 같다.
입력(VIN)이 '로우'이면 피모오스 트랜지스터(X1)는 '온'되고 엔모오스 트랜지스터(X2)는 '오프'되므로 인버터(1)의 출력은 '하이로 되어 바이폴라 트랜지스터(X3)의 베이스로 인가되게 되어 바이폴라 트랜지스터(X3)가 '온'하게 된다.
또 입력(VIN)이 '로우'이면 피모오스 트랜지스터(X4)는 '온'되고 엔모오스 트랜지스터(X5)는 '오프'되므로 인버터(2)의 출력도 '하이'로 되어 바이폴라 트랜지스터(X6)의 베이스로 인가되어 바이폴라 트랜지스터 (X6)도 '온'하게 된다. 반면 입력(VlN)이 '로우'이므로 엔모오스 트랜지스터(X7)의 게이트에는 낮은 전위가 걸리게되어 엔모오스 트랜지스터(X7)가 '오프'되고 이에 의해 바이몰라 트랜지스터(X8)의 베이스에도 '로우'의 전위가 인가되므로 바이폴라 트랜지스터(X8)는 '오프'된다.
그러므로 최증 출력(Vout)은 '하이'가 된다. 입력(VIN)이 '하이'가 되면 피모오스 트랜지스터(X1)는 '오프'되고 엔모오스 트랜지스터(X2)는 '온'되어 인버터(l)의 출력은 '로우'가 되고 이에 의해 바이폴라 트랜지스터(X3)의 베이스에는 '로우' 전위가 인가되게 되어 바이폴라 트랜지스터(X3)가 '오프'된다.
또 입력(VIN)이 '하이'이므로 피모오스 트랜지스터(X4)는 '오프'되고 엔모오스 트랜지스터(X5)는 '온'되어 인버터(2)의 출럭은 '로우'가 되고 이에 의해 바이폴라 트랜지스터(X6)의 베이스에는 '로우' 전위가 인가되게 되어 바이폴라 트랜지스터(X6)도 '오프'된다.
그리고 '하이'의 입력(VlN)에 의해 엔모오스 트랜지스터(X7)가 '온'하게 되고 엔모오스 트랜지스터(X7)가 '온'되면 바이폴라 트랜지스터(X8)의 베이스로 '하이' 전위가 인가되므로 바이폴라 트랜지스터(X8)는'온'하게 된다. 따라서 최증 출력은 '로우'가 된다. 그런데 상기와 같은 2개의 씨모오스 인버터가 칩속에 들어있는 종래 바이-씨모오스 인버터 회로는 칩 사이즈(S1ze)가 커지게 되며 또한 2개의 씨모오스 인버터가 사용되었기 때문에 양쪽의 칩 사이즈에 조금이라도 오차가 있게되면 하나의 인버터가 먼저 '온'된후 또하나의 인버터가 '온'되게되어 제품상의 스피드가 떨어지게 되는 단점이 있었다
본 발명은 이러한 단점을 해결하기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
먼저 제2도에서 그 구성을 보면, 입력(VlN)은 베이스와 에미터가 접속되어 접지된 바이폴라 트랜지스터(Xl)의 콜렉터와 연결되는 동시에 PNP형의 바이폴라 트랜지스터(X2)의 베이스와 연결되고 바이폴라 트랜지스터(X2)의 콜렉터는 접지되고 그 에미터는 저항(Rl)을 거쳐 전원(VDD)과 연결되며 또한 바이폴라 트랜지스터(X2)의 에미터는 피모오스 트랜지스터(X3)의 게이트와 엔모오스 트랜지스터(X4,X7)의 게이트에 동시 연결되고 피모오스 트랜지스터(X3)의 드레인은 전원과 연결되고 피모오스 트랜지스터(X3)의 소오스는 엔모오스 트랜지스터(X4)의 드레인과 접속되어 쇼트키 트랜지스터(X5)의 베이스와 연결되고 쇼트키 트랜지스터(X5)의 콜렉터는 노말 트랜지스터(X6)의 콜렉터와 접속되어 전원(VDD)과 연결되고 쇼트키 트랜지스터(X5)의 에미터는 저항(R2)을 통해서 접지됨과 동시에 노말 트랜지스터(X6)의 베이스와 연결되고 노말트랜지스터(X6)의 에미터는 쇼트키 바이폴라 트랜지스터(Q8)의 콜렉터와 접속되어 출력단(Vout)과 연결되는 동시에 엔모오스 트랜지스터(X7)의 드레인과 연결되고 엔모오스 트랜지스터(X7)의 소오스는 쇼트키 트랜지스터(X8)의 베이스와 접속되어 저항(R3)을 통해 접지되고 쇼트키 트랜지스터(X8)의 에미터와 엔모오스 트랜지스터(X4)의 소오스는 접지되는 구성이다.
여기서 피모오스 트랜지스터(X2)와 엔모오스 트랜지스터(X4)의 구성은 인버터(A)이다.
상기 구성회로의 동작상태를 설명하면 다음과 같다.
입력(VIN)이 '하이'이면 PNP형의 바이폴라 트랜지스터(X2)가 '오프'되므로 인버터 (A)의 입력단에는 저항(R1)을 통한 높은 바이어스가 걸리게된다. 따라서 피모오스 트랜지스터(X3)는 '오프'되고 엔모오스 트랜지스터(X4)는 '온'하게 되므로 인버터(A)의 출력은 '로우'가 되어 쇼트키 트랜지스터(X5)의 베이스로 인가되게 되므로 쇼트키 트랜지스터(X5)는 '오프'되어 그 에미터 출력은 '로우'가 되고 이에 의해 노말 트랜지스터 (X6)가 '오프'하게 되고 또 이때 저항(Rl)의 높은 바이어스 전원이 엔모오스 트랜지스터(X7)의 게이트로 인가되므로 엔모오스 트랜지스터(X7)가 '온'하게 되고 이에 의해 쇼트키 바이폴라 트랜지스터(X8)는 '온'하게된다.
즉 이때는 노말 트랜지스터(X6)는 '오프'이고 쇼트키 바이올라 트랜지스터(X8)는 '온'이므로 최종출력(Vout)은 '로우'가 된다.
입력(VlN)이 '로우'이면 PNP형의 바이폴라 트랜지스터(X2)가 '온'하게 되는데 여기서 입력단에 연결된 바이폴라 트랜지스터는 입력 전원이 마이너스 이하로 떨어지는 것을 방지하기 위한 것이다
바이폴라 트랜지스터(X2)가 '온'되면 그 에미터단 즉 저항(Rl)에 의한 전원이 '로우'로 되어 인버터(A)의 입력단으로 인가된다. 입력단에 '로우'전원이 인가되면 인버터(A)의 피모오스 트랜지스터(X3)는 '온'되고 엔모오스 트랜지스터(X4)는 '오프'하게 된다. 따라서 인버터(A)의 출력이 '하이'로 되므로 쇼트키 트랜지스터(X5)가 '온'하게 되어 그 에미터 출력이 '하이'로되고 이에 의해 노말 트랜지스터(X6)에 '온'하게 된다. 또 바이폴라 트랜지스터(X2)의 에미터 즉 저항(Rl)의 전원이 '로우'이므로 엔모오스 트랜지스터(X7)는 '오프'하게 되고 이에 의해 쇼트키 바이폴라 트랜지스터(X8)는 '오프'하게 된다
즉 이때는 노말 트랜지스터(X6)는 '온'되고 쇼트키 바이롤라 트랜지스터(X8)는 '오프'되므로 최증 출력(Vout)은 '하이'이다. 따라서 입력(VIN)이 '하이'이면 출력은 '로우'이고 입력이 '로우'이면 출력은 '하이'가 된다.
제3도는 본 발명의 다른 실시예로서 입력(VIN)은 애노우드단이 접지된 다이오드(Dl)를 통해 콜렉터가 접지된 PNP형 바이폴라 트랜지스터(Xa)의 베이스와 연결되고 바이폴라 트랜지스터(Xa)의 에미터는 인버터(A')를 거쳐서는 콜렉터단이 전원(VDD)과 연결된 바이폴라 트랜지스터(Xb)의 베이스와 연결되고 저항(Rl)을 거쳐서는 전원(VDD)과 연결되고 또 바이폴라 트랜지스터(Xa)의 에미터는 엔모오스 트랜지스터(Xc)의 게이트와 연결되고 엔모오스 트랜지스터(Xc)의 드레인은 소오스단이 접지된 엔모오스 트랜지스터(Xe)의 게이터와 접속되어 바이폴라 트랜지스터(Xb)의 에미터와 에미터가 접지된 바이폴라 트랜지스터(Xb)의 콜렉터 및 출력단(Vout)에 동시 연결되고 엔모오스 트랜지스터(Xc)의 소오스는 엔모오스 트랜지스터(Xe)의 드레인과 접속되어 바이폴라 트랜지스터(Xd)의 베이스와 연결되는 구성이며, 입력(VlN)이 '하이'이면 바이폴라 트랜지스터(Xa)가 '오프'이므로 인버터(A')의 입력단과 엔모오스 트랜지스터(Xc)의 게이트로 '하이' 전원이 인가된다. 따라서 인버터(A')의 출력은 '로우'로 되어 바이폴라 트랜지스터(Xb)의 베이스 전원이 되므로 바이폴라 트랜지스터(Xb)는 '오프'되고 또 엔모오스 트랜지스터(Xe)는 게이트에 '하이'전원이 인가되어 '온'되므로 바이폴라 트랜지스터(Xd)는 '온'하게 된다.
그리고 최종 출력은 '로우'이다
그리고 입력이 '로우'이면 바이폴라 트랜지스터(Xa)가 '온'되므로 인버터(A')가 엔모오스 트랜지스터(Xc)의 게이트로 '로우' 전원이 인가되게되고 이에 의해 인버터(A)의 출력은 '하이''로 되어 바이폴라 트랜지스터(Xb)를 '온'시키고 엔모오스 트랜지스터(Xc)는 '오프'되어 바이폴라 트랜지스터(Xd)를 '오프'시키게된다.
그러므로 최종 출력은 '하이'가 된다. 여기서 입력단에 연결된 다이오드(Dl)는 입력 전원이 마이너스로 떨어지는 것을 방지하기 위함이다.
따라서 본 발명은 입력단에 바이폴라 트랜지스터를 사용하여 입력에서 발생되는 노이즈를 제거할 뿐아니라 미세한 저트랜지스터가 흔들리지 않게되며 또한 출력단에 바이폴라의 쇼트키 트랜지스터를 연결하여 래치-업 현상을 방지할뿐아니라 출력이 '하이' 스피드로 동작하도록 하는 효과가 있다

Claims (2)

  1. 입력(VIN)이 마이너스로 떨어지는 것을 방지하는 바이폴라 트랜지스터(Xl)와, 입력(VlN)이 '하이'일때 '오프'되고 '로우'일때 '온'되는 PNP형 바이폴라 트랜지스터(X2)와, 피모오스 트랜지스터(X3)와 엔모오스 트랜지스터(X4)로 구성되어 상기 PNP형 바이폴라 트랜지스터(X2)의 에미터 전원을 반전시키는 인버터(A)와, 상기 인버터(A)의 출력에 의해 온/오프 제어되는 쇼트키 트랜지스터(X5)와, 상기 쇼트키 트랜지스터(X5)와 연동동작하여 출력을 얻어내는 트랜지스터(X6)와, 상기 PNP형 바이폴라 트랜지스터(X2)가 '오프'일때 '온'되는 엔모오스 트랜지스터(X7)와, 상기 엔모오스 트랜지스터(X7)와 연동동작하여 출력단의 래치-업 현상을 방지하는 쇼트키 바이폴라 트랜지스터(X8)을 포함하여 구성된 것을 특징으로 하는 바이-씨모오스 인버터 회로.
  2. 입력(VIN)이 마이너스로 띨어지는 것을 방지하는 다이오드(Dl)와, 입력이 '하이'일때 '오프'되고 '로우'일때 '온'되는 PNP형 바이폴라 트랜지스터(Xa)와, 상기 PNP형 바이폴라 트랜지스터(Xa)의 에미터 전원을 반전시키는 인버터(A)와, 상기 인버터(A)의 출력에 의해 '온/오프' 제어되는 트랜지스터(Xb)와, 상기 바이폴라 트랜지스터(Xa)의 에미터 전원을 게이트로 인가받아 동작하는 엔모오스 트랜지스터(Xc)와, 상기 엔모오스 트랜지스터(Xc)와 연동동작하는 바이폴라 트랜지스터(Xd)와, 상기 엔모오스 트랜지스터(Xc)와 연결되어 상기 바이폴라 트랜지스터(Xd)의 온/오프 동작을 더욱깊게 해주는 엔모오스 트랜지스터(Xe)를 포함하여 구성된 것을 특징으로 하는 바이-씨모오스 인버터 회로.
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