JPH0154890B2 - - Google Patents
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- JPH0154890B2 JPH0154890B2 JP55097664A JP9766480A JPH0154890B2 JP H0154890 B2 JPH0154890 B2 JP H0154890B2 JP 55097664 A JP55097664 A JP 55097664A JP 9766480 A JP9766480 A JP 9766480A JP H0154890 B2 JPH0154890 B2 JP H0154890B2
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- Japan
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- transistors
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、一般に相補型バイポーラ・トランジ
スタを用いたエミツタ・フオロワ回路に関するも
のであり、特に、低消費電力で、増加又は減少す
る入力信号変化に高速度で応答する回路に関する
ものである。 公知のように、例えば、the text Pulse、
Digital and Switching Waveforms、by J.
Millman and H.Taub、McGraw Hill、1965の
第304頁の第８乃至第３６図に示されているよう
な相補型トランジスタを用いた容量的に負荷され
たエミツタ・フオロワ回路は、入力波形の対応す
る上昇及び下降端に追従する（同等の速度で）上
昇端及び下降端を有する出力波形を提供する。し
かしながら、上記例では直列接続された相補型ト
ランジスタのベースは、電圧幅が各トランジスタ
をオン及びオフにするのと同じ入力波形により駆
動される。 これは、２つのトランジスタのエミツタ・ベー
ス接合を順方向にバイアスするために、少なくと
もVbeの合計に等しい、比較的大きな入力電圧幅
を必要とし、重大な電力消費を示す。 ２つのVbe電圧の合計の何分の１のみである電
圧幅を用いて相補型のエミツタ・フオロワ回路を
動作させる方法を見出し、これにより特にLSI回
路内の電力消費を最小にすることが望ましい。回
路の応答速度を犠性にすることなくこのような動
作を達成することが、また望ましい。 所望のようにして相補型エミツタ・フオロワ回
路を動作させる１つの技術が、本出願人による米
国特許出願第82254号明細書（1979年10月５日出
願）に示されている。上記明細書では、エミツ
タ・フオロワ回路のうちの２つの相補型トランジ
スタは、高性能PNPトランジスタを含む第２の
組の相補型トランジスタにより駆動される。
NPNトランジスタと共に同じチツプ内に高性能
PNPトランジスタを製造する技術は存在するが、
このような技術は比較的複雑でありコストもかか
る。高性能PNP技術の必要を避けるために、回
路の予期した使用が可能である場合には、上記明
細書に示された回路の速度をいくらか犠牲にして
も、利点が時にはある。これは、本発明の高性能
PNPが除かれた場合である。本発明は、他の先
行技術の相補型トランジスタのエミツタ・フオロ
ワ回路に比べて、上記明細書に示された回路の高
速で低消費電力の利点をほとんど維持している。 エミツタ・フオロワ構成で接続された相補型バ
イポーラ・トランジスタの１組が、シヨツトキ・
ダイオードと直列接続の回路内の第２のNPNト
ランジスタにより駆動される。シヨツトキ・ダイ
オードは、第２のNPNトランジスタのエミツタ
を相補型トランジスタの組のPNPトランジスタ
のベースへ接続する。第２のNPNトランジスタ
及び相補型トランジスタの組のNPNトランジス
タの両ベースは、同じ入力端子に接続される。相
補型トランジスタの組のエミツタは、同じ容量負
荷の出力端子に接続される。容量負荷は、入力端
子に印加される入力信号の正への変化により両方
のNPNトランジスタが導電にされた時に、相補
型のトランジスタの組のNPNトランジスタを通
つて充電される。シヨツトキ・ダイオードの順方
向導電の電圧降下は、相補型トランジスタの組の
PNPトランジスタのVbeよりも低いので、PNP
トランジスタは通常オフに保たれている（第２の
NPNトランジスタが導電状態の時）。しかしなが
ら、容量負荷が全く充電され、入力信号の負への
変化が起こると、両方のNPNトランジスタがオ
フにされ、PNPトランジスタが導電して容量負
荷を放電し、動作の１サイクルが完了する。３つ
のトランジスタの全ては入力信号が変化する間だ
け導電する。またNOR論理を行なつたり、互い
に逆位相の出力信号の組を生じることも可能であ
る。 本発明による容量負荷６を駆動するための高速
で低電力駆動回路１４は、NPNトランジスタ１
及び２、PNPトランジスタ３、シヨツトキ・ダ
イオード４及び抵抗体５を含む。オア論理を行な
つたり上記駆動回路１４へ互いに逆位相の出力信
号の組を生じることができるようにする多数入力
の電流スイツチ回路１５は、NPNトランジスタ
７，８，９及び１０並びに抵抗体１１，１２及び
１３を含む。駆動回路１４と同じ付加駆動回路１
６は、容量負荷６に対して逆位相で容量負荷１７
を駆動するために必要である。論理入力信号は回
路１５の入力端子１８及び１９に印加される。 さらに詳細には、端子２０に出力信号を提供す
る相補型トランジスタのエミツタ・フオロワの直
列接続された組は、NPNトランジスタ２及び
PNPトランジスタ３を含む。端子２０はトラン
ジスタ２及び３のエミツタ間に接続されている。
トランジスタ２は、回路１５のトランジスタ９の
コレクタからのベースに印加される信号により駆
動される。同じ信号はまたトランジスタ１のベー
スに印加される。PNPトランジスタ３のベース
は直列接続されたトランジスタ１及びシヨツト
キ・ダイオード４により駆動される。トランジス
タ３のベースはまた抵抗体５を通つて負の電位源
２１に接続されている。トランジスタ１及び２の
コレクタは結合して正の電位源２２に接続されて
いる。 容量負荷６が最初に放電され、トランジスタ１
及び２のベースに印加される電圧に正への変化が
起こると仮定すると、トランジスタ２は導電し、
従つて負荷６を充電する。トランジスタ１もまた
同じ変化の間に導電するが、その結果順方向に導
電するダイオード４間の電圧降下がトランジスタ
３をオンにするのに必要な降下よりも低いので、
それでトランジスタ３は導電しないままである。
負荷６が充電され、トランジスタ１及び２のベー
スに印加される電圧に負への変化が起こる時に
は、トランジスタ１及び２はオフにされ、その結
果トランジスタ３のベースにおける電位が抵抗体
５を通る電流の減少により降下する。負荷６を充
電するためのエミツタにおける正の電位と共に、
トランジスタ３のベースにおける降下する電位に
より、すばやくトランジスタ３がオンになり、負
荷６を放電する。トランジスタ２及び３は、それ
らのベースに印加される電圧の各々の正への及び
負への変化の間のみ導電する。トランジスタ１は
上記正への変化の間のみ導電する。これ故に、負
荷６を充電及び放電するのに必要とされる電力よ
りも非常に少ない電力が駆動回路１４で消費され
る。 PNPトランジスタ３は、シヨツトキ・ダイオ
ード４及び抵抗体５の接続点の電位がトランジス
タ３の導電しきい値より低く降下される速度で、
負荷６を放電するたの導電状態へ切換えられる。
この速度は、抵抗体５がスタンバイ電流を引き寄
せるので、前記明細書の場合に認識される速度よ
りも多少遅い。それ故に、抵抗体５の値はスタン
バイ電力の流出を最小にするために大きい方が望
ましい。しかし大きい抵抗体５はトランジスタ３
のベース電流駆動を制限することになる。即ち、
前記明細書の技術を用いたより複雑だが高性能の
PNPを用いてライン・キヤパシタンスを放電す
る場合の速度に比べて、負荷キヤパシタンス６を
放電するトランジスタ３の能力を多少低下させる
ことになる。しかしながら、トランジスタ３を駆
動するために前記明細書に示された高性能PNP
トランジスタの技術を除くことによるコストの点
を考えれば、速度のわずかな減少は引き合う。 とにかく、本発明によりトランジスタ３が動作
される速度は、普通に見られる全ての電力レベル
での通常の電流切換えエミツタ・フオロワ回路の
スイツチング速度に比べて優れている。事実、本
発明により認識される速度の向上は、VLSIに要
求されるより低い動作電力レベルにおいてさえも
優れている。 論理の実行が所望される場合には、当分野にお
いて良く理解されているように、正への変化を有
する入力論理信号をトランジスタ７及び８のどち
らか１つ又は両方が受け取る場合に、トランジス
タ９のコレクタで正への変化を提供する通常の電
流スイツチ回路１５を加えることが好ましい。ト
ランジスタ１０及び抵抗体１３は公知のように電
流スイツチ１５へ定電流源を提供する。トランジ
スタ７及び８のどちらか又は両方が、論理入力端
子１８及び１９に印加される正への電圧変化によ
り導電状態にされる時に、上記定電流はトランジ
スタ９から離され、コレクタの電位を上昇させる
ことになる。公知のように、これは、トランジス
タ７，８及び９のエミツタ間の共通エミツタ接続
により、そして端子１８及び１９の入力電圧がト
ランジスタ９のベースにおける大地電位のあたり
を振動するという事実による結果である。 論理能力を提供する他に電流スイツチ回路１５
を用いることにより生じるさらに利点は、駆動回
路１４を動作させるトランジスタ９のコレクタに
おける電圧に対して逆位相の電圧をトランジスタ
７及び８のコレクタに生じることである。従つ
て、トランジスタ７及び８のコレクタに接続され
た駆動回路１６を備えることにより、負荷６とは
逆位相で、しかも回路１４に関して前に示した高
速で低電力消費という同じ利点を有して容量負荷
１７を駆動することができ便利である。回路１６
は回路１４と同じであることが好ましい。 添付図において各回路成分近くに示した回路パ
ラメータの値は、最適の性能及びノイズ・マージ
ユに対して好ましいものである。
スタを用いたエミツタ・フオロワ回路に関するも
のであり、特に、低消費電力で、増加又は減少す
る入力信号変化に高速度で応答する回路に関する
ものである。 公知のように、例えば、the text Pulse、
Digital and Switching Waveforms、by J.
Millman and H.Taub、McGraw Hill、1965の
第304頁の第８乃至第３６図に示されているよう
な相補型トランジスタを用いた容量的に負荷され
たエミツタ・フオロワ回路は、入力波形の対応す
る上昇及び下降端に追従する（同等の速度で）上
昇端及び下降端を有する出力波形を提供する。し
かしながら、上記例では直列接続された相補型ト
ランジスタのベースは、電圧幅が各トランジスタ
をオン及びオフにするのと同じ入力波形により駆
動される。 これは、２つのトランジスタのエミツタ・ベー
ス接合を順方向にバイアスするために、少なくと
もVbeの合計に等しい、比較的大きな入力電圧幅
を必要とし、重大な電力消費を示す。 ２つのVbe電圧の合計の何分の１のみである電
圧幅を用いて相補型のエミツタ・フオロワ回路を
動作させる方法を見出し、これにより特にLSI回
路内の電力消費を最小にすることが望ましい。回
路の応答速度を犠性にすることなくこのような動
作を達成することが、また望ましい。 所望のようにして相補型エミツタ・フオロワ回
路を動作させる１つの技術が、本出願人による米
国特許出願第82254号明細書（1979年10月５日出
願）に示されている。上記明細書では、エミツ
タ・フオロワ回路のうちの２つの相補型トランジ
スタは、高性能PNPトランジスタを含む第２の
組の相補型トランジスタにより駆動される。
NPNトランジスタと共に同じチツプ内に高性能
PNPトランジスタを製造する技術は存在するが、
このような技術は比較的複雑でありコストもかか
る。高性能PNP技術の必要を避けるために、回
路の予期した使用が可能である場合には、上記明
細書に示された回路の速度をいくらか犠牲にして
も、利点が時にはある。これは、本発明の高性能
PNPが除かれた場合である。本発明は、他の先
行技術の相補型トランジスタのエミツタ・フオロ
ワ回路に比べて、上記明細書に示された回路の高
速で低消費電力の利点をほとんど維持している。 エミツタ・フオロワ構成で接続された相補型バ
イポーラ・トランジスタの１組が、シヨツトキ・
ダイオードと直列接続の回路内の第２のNPNト
ランジスタにより駆動される。シヨツトキ・ダイ
オードは、第２のNPNトランジスタのエミツタ
を相補型トランジスタの組のPNPトランジスタ
のベースへ接続する。第２のNPNトランジスタ
及び相補型トランジスタの組のNPNトランジス
タの両ベースは、同じ入力端子に接続される。相
補型トランジスタの組のエミツタは、同じ容量負
荷の出力端子に接続される。容量負荷は、入力端
子に印加される入力信号の正への変化により両方
のNPNトランジスタが導電にされた時に、相補
型のトランジスタの組のNPNトランジスタを通
つて充電される。シヨツトキ・ダイオードの順方
向導電の電圧降下は、相補型トランジスタの組の
PNPトランジスタのVbeよりも低いので、PNP
トランジスタは通常オフに保たれている（第２の
NPNトランジスタが導電状態の時）。しかしなが
ら、容量負荷が全く充電され、入力信号の負への
変化が起こると、両方のNPNトランジスタがオ
フにされ、PNPトランジスタが導電して容量負
荷を放電し、動作の１サイクルが完了する。３つ
のトランジスタの全ては入力信号が変化する間だ
け導電する。またNOR論理を行なつたり、互い
に逆位相の出力信号の組を生じることも可能であ
る。 本発明による容量負荷６を駆動するための高速
で低電力駆動回路１４は、NPNトランジスタ１
及び２、PNPトランジスタ３、シヨツトキ・ダ
イオード４及び抵抗体５を含む。オア論理を行な
つたり上記駆動回路１４へ互いに逆位相の出力信
号の組を生じることができるようにする多数入力
の電流スイツチ回路１５は、NPNトランジスタ
７，８，９及び１０並びに抵抗体１１，１２及び
１３を含む。駆動回路１４と同じ付加駆動回路１
６は、容量負荷６に対して逆位相で容量負荷１７
を駆動するために必要である。論理入力信号は回
路１５の入力端子１８及び１９に印加される。 さらに詳細には、端子２０に出力信号を提供す
る相補型トランジスタのエミツタ・フオロワの直
列接続された組は、NPNトランジスタ２及び
PNPトランジスタ３を含む。端子２０はトラン
ジスタ２及び３のエミツタ間に接続されている。
トランジスタ２は、回路１５のトランジスタ９の
コレクタからのベースに印加される信号により駆
動される。同じ信号はまたトランジスタ１のベー
スに印加される。PNPトランジスタ３のベース
は直列接続されたトランジスタ１及びシヨツト
キ・ダイオード４により駆動される。トランジス
タ３のベースはまた抵抗体５を通つて負の電位源
２１に接続されている。トランジスタ１及び２の
コレクタは結合して正の電位源２２に接続されて
いる。 容量負荷６が最初に放電され、トランジスタ１
及び２のベースに印加される電圧に正への変化が
起こると仮定すると、トランジスタ２は導電し、
従つて負荷６を充電する。トランジスタ１もまた
同じ変化の間に導電するが、その結果順方向に導
電するダイオード４間の電圧降下がトランジスタ
３をオンにするのに必要な降下よりも低いので、
それでトランジスタ３は導電しないままである。
負荷６が充電され、トランジスタ１及び２のベー
スに印加される電圧に負への変化が起こる時に
は、トランジスタ１及び２はオフにされ、その結
果トランジスタ３のベースにおける電位が抵抗体
５を通る電流の減少により降下する。負荷６を充
電するためのエミツタにおける正の電位と共に、
トランジスタ３のベースにおける降下する電位に
より、すばやくトランジスタ３がオンになり、負
荷６を放電する。トランジスタ２及び３は、それ
らのベースに印加される電圧の各々の正への及び
負への変化の間のみ導電する。トランジスタ１は
上記正への変化の間のみ導電する。これ故に、負
荷６を充電及び放電するのに必要とされる電力よ
りも非常に少ない電力が駆動回路１４で消費され
る。 PNPトランジスタ３は、シヨツトキ・ダイオ
ード４及び抵抗体５の接続点の電位がトランジス
タ３の導電しきい値より低く降下される速度で、
負荷６を放電するたの導電状態へ切換えられる。
この速度は、抵抗体５がスタンバイ電流を引き寄
せるので、前記明細書の場合に認識される速度よ
りも多少遅い。それ故に、抵抗体５の値はスタン
バイ電力の流出を最小にするために大きい方が望
ましい。しかし大きい抵抗体５はトランジスタ３
のベース電流駆動を制限することになる。即ち、
前記明細書の技術を用いたより複雑だが高性能の
PNPを用いてライン・キヤパシタンスを放電す
る場合の速度に比べて、負荷キヤパシタンス６を
放電するトランジスタ３の能力を多少低下させる
ことになる。しかしながら、トランジスタ３を駆
動するために前記明細書に示された高性能PNP
トランジスタの技術を除くことによるコストの点
を考えれば、速度のわずかな減少は引き合う。 とにかく、本発明によりトランジスタ３が動作
される速度は、普通に見られる全ての電力レベル
での通常の電流切換えエミツタ・フオロワ回路の
スイツチング速度に比べて優れている。事実、本
発明により認識される速度の向上は、VLSIに要
求されるより低い動作電力レベルにおいてさえも
優れている。 論理の実行が所望される場合には、当分野にお
いて良く理解されているように、正への変化を有
する入力論理信号をトランジスタ７及び８のどち
らか１つ又は両方が受け取る場合に、トランジス
タ９のコレクタで正への変化を提供する通常の電
流スイツチ回路１５を加えることが好ましい。ト
ランジスタ１０及び抵抗体１３は公知のように電
流スイツチ１５へ定電流源を提供する。トランジ
スタ７及び８のどちらか又は両方が、論理入力端
子１８及び１９に印加される正への電圧変化によ
り導電状態にされる時に、上記定電流はトランジ
スタ９から離され、コレクタの電位を上昇させる
ことになる。公知のように、これは、トランジス
タ７，８及び９のエミツタ間の共通エミツタ接続
により、そして端子１８及び１９の入力電圧がト
ランジスタ９のベースにおける大地電位のあたり
を振動するという事実による結果である。 論理能力を提供する他に電流スイツチ回路１５
を用いることにより生じるさらに利点は、駆動回
路１４を動作させるトランジスタ９のコレクタに
おける電圧に対して逆位相の電圧をトランジスタ
７及び８のコレクタに生じることである。従つ
て、トランジスタ７及び８のコレクタに接続され
た駆動回路１６を備えることにより、負荷６とは
逆位相で、しかも回路１４に関して前に示した高
速で低電力消費という同じ利点を有して容量負荷
１７を駆動することができ便利である。回路１６
は回路１４と同じであることが好ましい。 添付図において各回路成分近くに示した回路パ
ラメータの値は、最適の性能及びノイズ・マージ
ユに対して好ましいものである。
添付図は、互いに逆位相の出力信号を生じるよ
うに適用された本発明の概略ダイヤグラムであ
る。 １……第３バイポーラ・トランジスタ、２……
第１バイポーラ・トランジスタ、３……第２バイ
ポーラ・トランジスタ、４……ダイオード、５…
…抵抗体、６……容量負荷。
うに適用された本発明の概略ダイヤグラムであ
る。 １……第３バイポーラ・トランジスタ、２……
第１バイポーラ・トランジスタ、３……第２バイ
ポーラ・トランジスタ、４……ダイオード、５…
…抵抗体、６……容量負荷。
Claims (1)
- 【特許請求の範囲】 １ ベースを入力端子に接続しエミツタを出力端
子に接続したNPN型の第１バイポーラ・トラン
ジスタと、 エミツタを上記出力端子に接続したPNP型の
第２バイポーラ・トランジスタと、 ベースを上記入力端子に接続したNPN型の第
３バイポーラ・トランジスタと、 上記第２バイポーラ・トランジスタのコレクタ
に接続した第１の電源と、 上記第１及び第３バイポーラ・トランジスタの
コレクタに接続した、上記第１の電源よりも高い
電位の第２の電源と、 上記第１及び第２の電源と順極性となるように
上記第２バイポーラ・トランジスタのベースと上
記第３バイポーラ・トランジスタのエミツタとの
間に接続したシヨツトキ・ダイオードと、 上記第２バイポーラ・トランジスタのベースと
上記第１の電源との間に接続した抵抗体と、 上記出力端子と、上記第１の電源またはアース
端子との間に接続した容量負荷、 とを含む相補型エミツタ・フオロワ回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/082,255 US4289978A (en) | 1979-10-05 | 1979-10-05 | Complementary transistor inverting emitter follower circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658326A JPS5658326A (en) | 1981-05-21 |
| JPH0154890B2 true JPH0154890B2 (ja) | 1989-11-21 |
Family
ID=22170044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9766480A Granted JPS5658326A (en) | 1979-10-05 | 1980-07-18 | Complementary emitter follower circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4289978A (ja) |
| EP (1) | EP0028293B1 (ja) |
| JP (1) | JPS5658326A (ja) |
| DE (1) | DE3062828D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4347446A (en) * | 1979-12-10 | 1982-08-31 | Amdahl Corporation | Emitter coupled logic circuit with active pull-down |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| US4551638A (en) * | 1983-12-19 | 1985-11-05 | Advanced Micro Devices, Inc. | ECL Gate with switched load current source |
| US4577125A (en) * | 1983-12-22 | 1986-03-18 | Advanced Micro Devices, Inc. | Output voltage driver with transient active pull-down |
| US4559458A (en) * | 1984-04-06 | 1985-12-17 | Advanced Micro Devices, Inc. | Temperature tracking and supply voltage independent line driver for ECL circuits |
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