JPH01116990A - 半導体記憶装置の書き込み方法 - Google Patents
半導体記憶装置の書き込み方法Info
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- JPH01116990A JPH01116990A JP62274578A JP27457887A JPH01116990A JP H01116990 A JPH01116990 A JP H01116990A JP 62274578 A JP62274578 A JP 62274578A JP 27457887 A JP27457887 A JP 27457887A JP H01116990 A JPH01116990 A JP H01116990A
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- 238000000034 method Methods 0.000 title claims description 7
- 230000004044 response Effects 0.000 abstract description 2
- 210000000352 storage cell Anatomy 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 230000034303 cell budding Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置の書き込み方法に関するも
のである。
のである。
第２歯は従来の半導体記憶装置の書込み動作のタイミン
グ図であり、（ａｌはデータ転送、（ｂ）はフラッシュ
ライトの場合を示し、第３図は半導体記憶装置のブロッ
ク図、第４図はセンスアンプ、メモリセル、データレジ
スタの回路図、第５図はコラムデコーダの回路図、第６
図はロウデコーダの回路図を示す。第３図のセレクタは
コラムデコーダと同様の回路図なので省略する。
グ図であり、（ａｌはデータ転送、（ｂ）はフラッシュ
ライトの場合を示し、第３図は半導体記憶装置のブロッ
ク図、第４図はセンスアンプ、メモリセル、データレジ
スタの回路図、第５図はコラムデコーダの回路図、第６
図はロウデコーダの回路図を示す。第３図のセレクタは
コラムデコーダと同様の回路図なので省略する。
８２１ｇにおいてＲＡ８は行アドレスストローブ入力信
号、 Ａｄｉｔは外部アドレスに対応する信号、ＤＴは
データレジスタとビット線の間のデータ転送制御信号、
ｂＬはビット線、ＭＬはビット線と逆のデータが表われ
るピッ）線、ＷＬは行アドレス信号に対応したメモリセ
ルのトラシスファーゲート、Ｓはセンスアンプを活性化
する信号、 Ｉａｏは電源電流、ＦＷはフラッシュライ
ト時のデ＝り制御信号、 ＹＳｅｌｅｃｔは列アドレス
信号に対応した所望のビット線を選択する信号を示す。
号、 Ａｄｉｔは外部アドレスに対応する信号、ＤＴは
データレジスタとビット線の間のデータ転送制御信号、
ｂＬはビット線、ＭＬはビット線と逆のデータが表われ
るピッ）線、ＷＬは行アドレス信号に対応したメモリセ
ルのトラシスファーゲート、Ｓはセンスアンプを活性化
する信号、 Ｉａｏは電源電流、ＦＷはフラッシュライ
ト時のデ＝り制御信号、 ＹＳｅｌｅｃｔは列アドレス
信号に対応した所望のビット線を選択する信号を示す。
第４図において１１１はセンスアンプ、（２）はメモリ
セル、（：引はデータレジスタ、 Ｄｈｔａはデータ線
、 Ｄａｔａはデータ線と逆のデータがあられれるデー
タ線、■は−ｚＶｏ。
セル、（：引はデータレジスタ、 Ｄｈｔａはデータ線
、 Ｄａｔａはデータ線と逆のデータがあられれるデー
タ線、■は−ｚＶｏ。
からグラウシドレベルまで変化するセンス信号。
ＳｐはＴＶｏｏからＶａｏレベルまで変化するセンス信
号、ＥＯはビット線（ＥＬ）とピッ） ＆ （ＨＬ）を
等しくするイコライズ信号、 ｖｏｐはセルプレート電
位。
号、ＥＯはビット線（ＥＬ）とピッ） ＆ （ＨＬ）を
等しくするイコライズ信号、 ｖｏｐはセルプレート電
位。
Ｖａｂはビット線電圧、ＳＩＯはシリアル入出力線、Ｓ
ＩＯはシリアル入出力線と逆のデータがあられれるシリ
アル入出力線を示す。以下、従来の半導体装置の動作に
ついて説明する。データ転送の場合、行アドレスストロ
ーブ入力信号ＲＡＳが立ち下がり時にアドレス（Ａｄｓ
）を読みこむ。
ＩＯはシリアル入出力線と逆のデータがあられれるシリ
アル入出力線を示す。以下、従来の半導体装置の動作に
ついて説明する。データ転送の場合、行アドレスストロ
ーブ入力信号ＲＡＳが立ち下がり時にアドレス（Ａｄｓ
）を読みこむ。
行アドレスストローブ入力信号（ＲＡＳ）が立ち下がる
と、データ転送制御信号（ＤＴ）が立ち上がり、ビット
＆ （）ＩＬ）にデータレジスタのデータがあられれる
。次にトラ〉スフアゲート線（ＷＬ）が立ち上がり、１
行のメモリセルを活性化させる。センスアンプ（１）を
活性化させる信号（Ｓ）が立ち上がり、センスア〉プ（
１１が動作してピッ） Ｍ （ＢＬ）上にあられれたデ
ータのハイ又はローを判定する。行アドレスストローブ
入力信号ＲＡＳが立ち上がるとデータ転送制御信号（Ｄ
Ｔ）が立ち下がり、トランスフアゲ−） ｋ Ｃ１ＶＬ
）も立ち下がる。これにより１行のメモリセル（２）に
ビット線（ＨＬ）にあられれたデータレジスタ（３）の
ハイ又はローのデータが書きこまれたことになる。トラ
ンスフアゲー） Ｒ（ＷＬ）が立ち下がるとイコライズ
信号（ＥＯ）が立ち上がりビット線（１：ｌ Ｌ）とビ
ット線（ＢＬ）の電位は２ Ｖｏｏとなる。
と、データ転送制御信号（ＤＴ）が立ち上がり、ビット
＆ （）ＩＬ）にデータレジスタのデータがあられれる
。次にトラ〉スフアゲート線（ＷＬ）が立ち上がり、１
行のメモリセルを活性化させる。センスアンプ（１）を
活性化させる信号（Ｓ）が立ち上がり、センスア〉プ（
１１が動作してピッ） Ｍ （ＢＬ）上にあられれたデ
ータのハイ又はローを判定する。行アドレスストローブ
入力信号ＲＡＳが立ち上がるとデータ転送制御信号（Ｄ
Ｔ）が立ち下がり、トランスフアゲ−） ｋ Ｃ１ＶＬ
）も立ち下がる。これにより１行のメモリセル（２）に
ビット線（ＨＬ）にあられれたデータレジスタ（３）の
ハイ又はローのデータが書きこまれたことになる。トラ
ンスフアゲー） Ｒ（ＷＬ）が立ち下がるとイコライズ
信号（ＥＯ）が立ち上がりビット線（１：ｌ Ｌ）とビ
ット線（ＢＬ）の電位は２ Ｖｏｏとなる。
次に３行に１行と同じデータを晋さ込むためには同様の
手順を行なえば沓き込むことができる。
手順を行なえば沓き込むことができる。
フラッシュライトの場合、行アドレスストローブ入力信
号（ＲＡＳ）の立ち下がり時にアドレス（Ａｄｓ）を読
み込む。行アドレスストローブ入力信号（ＲＡＳ）が立
ち下がると、データ制御信号（ｐｗ）がローとなり、こ
れによりビット線を選択する信号（ＹＳ１３１６１０
ｔ）が丁べてハイとなり、全ビット線（Ｊ＝ＩＬ）上に
データ線（ｐａｔａ）のデータがあられれる。
号（ＲＡＳ）の立ち下がり時にアドレス（Ａｄｓ）を読
み込む。行アドレスストローブ入力信号（ＲＡＳ）が立
ち下がると、データ制御信号（ｐｗ）がローとなり、こ
れによりビット線を選択する信号（ＹＳ１３１６１０
ｔ）が丁べてハイとなり、全ビット線（Ｊ＝ＩＬ）上に
データ線（ｐａｔａ）のデータがあられれる。
データがハイの場合を考えると、全ピッ） ｉ （ＨＬ
）上にはハイのデータがあられれている。この後アドレ
ス（Ａｄｓ）の１行のトラシスファゲート線（ＷＬ）が
立ち上がり、１行のメモリセル（２１を活性化させる。
）上にはハイのデータがあられれている。この後アドレ
ス（Ａｄｓ）の１行のトラシスファゲート線（ＷＬ）が
立ち上がり、１行のメモリセル（２１を活性化させる。
センスアンプｉｌ＋を活性化させる信号（８１が立ち上
がυ、ビット線（ｈｌＬ）上にあられれたデータのハイ
を判定する。行アドレスストローブ入力信号（ＲＡＳ
）が立ち上がると、これをうけてデータ制御信号（ＦＷ
）がハイになり、ビット線を選択する信号（ＹＳｅｌｅ
ｃｔ）がローになり、１行のトランスフアゲ−） 線（
ＷＬ）がローになり１．トラ〉スフアゲート線＠Ｌ）が
ローになるとイコライズ信号（ＥＯ）が立ち上がりビッ
ト線（Ｂ Ｌ）とビット線（ＢＬ）の電位を２ｖＯＯに
する。
がυ、ビット線（ｈｌＬ）上にあられれたデータのハイ
を判定する。行アドレスストローブ入力信号（ＲＡＳ
）が立ち上がると、これをうけてデータ制御信号（ＦＷ
）がハイになり、ビット線を選択する信号（ＹＳｅｌｅ
ｃｔ）がローになり、１行のトランスフアゲ−） 線（
ＷＬ）がローになり１．トラ〉スフアゲート線＠Ｌ）が
ローになるとイコライズ信号（ＥＯ）が立ち上がりビッ
ト線（Ｂ Ｌ）とビット線（ＢＬ）の電位を２ｖＯＯに
する。
これで１行のメモリセル（２）にハイのデータが沓き込
まれたことになる。次に５行に１行と同じデータを沓き
込むためには同様の手順を行えば薔き込むことができる
。ローのデータについてもハイの場合と同様である。
まれたことになる。次に５行に１行と同じデータを沓き
込むためには同様の手順を行えば薔き込むことができる
。ローのデータについてもハイの場合と同様である。
電源電流（Ｉｏｏ）はセンスアンプ（１１を活性化する
信号（３１が立ち上がる毎に１００７７１Ａ程度の電流
が流れることを示す。
信号（３１が立ち上がる毎に１００７７１Ａ程度の電流
が流れることを示す。
従来の沓込み機能では、アドレスが変化する毎にセンス
アンプを活性化するため、そのたびに大さな電源電流が
流れる。また１サイクルの時間が通常の読み出し、！ｆ
：き込みサイクルと同程度であるために多くのアドレス
に書き込む時に時間がかかる。
アンプを活性化するため、そのたびに大さな電源電流が
流れる。また１サイクルの時間が通常の読み出し、！ｆ
：き込みサイクルと同程度であるために多くのアドレス
に書き込む時に時間がかかる。
この発明は上記のような問題点を解決するためになされ
たもので、高速にかつ低消費電力、ランダムの行に書込
みが可能であることを目的とする。
たもので、高速にかつ低消費電力、ランダムの行に書込
みが可能であることを目的とする。
この発明に係る半導体記憶装置の書き込み方法は、行ア
ドレスストローブ入力信号がイネーブル状態で行アドレ
ス信号が連続的に変化すると、この連続的に変化する行
アドレスで指定される複数の記憶セル内に連続的にデー
タの訃込みがおこなえるようにしたものである。
ドレスストローブ入力信号がイネーブル状態で行アドレ
ス信号が連続的に変化すると、この連続的に変化する行
アドレスで指定される複数の記憶セル内に連続的にデー
タの訃込みがおこなえるようにしたものである。
この発明における半導体記憶装置の書き込み方法は行ア
ドレスで指定される複数の記憶セルとビット線に、否き
込み又はデータの転送が行われた後に、データをビット
線に保持したままで行アドレスを変化させ、それに対応
して、それぞれの行アドレスに対応するワード線を立上
げ又は立下げ−ることにより連続的に告き込みをおこな
うことができる。
ドレスで指定される複数の記憶セルとビット線に、否き
込み又はデータの転送が行われた後に、データをビット
線に保持したままで行アドレスを変化させ、それに対応
して、それぞれの行アドレスに対応するワード線を立上
げ又は立下げ−ることにより連続的に告き込みをおこな
うことができる。
以下、この発明の一実施例を図について説明する。第１
図は半導体記憶装置の蕾き込みの動作のタイミング図を
示し、（ａ）はデータ転送、（ｂ）はフラッシュライト
の場合を示す。
図は半導体記憶装置の蕾き込みの動作のタイミング図を
示し、（ａ）はデータ転送、（ｂ）はフラッシュライト
の場合を示す。
データ転送の場合、行アドレスストローブ入力信号（剪
）が立ち下がってアドレス（Ａｄｓ）の１行のトランス
フアゲ−） 線（ＷＬ）が立ち上がるまでは従来の動作
と同様である。行アドレスストローブ入力信号ＲＡＳか
ローの状態で、アドレス（Ａｄｓ）が１行から８行に変
緩すると、これに対応して１行のトランスファゲート線
ｆｆＬ）がローになり、８行のトランスファゲートＮＡ
（ＷＬ）がハイになる。これで１行のメモリセル（２）
への書き込みは終了し、８行のメモリセル（２１が活性
化される。ビット線（ＨＬ）には８行に沓き込んだデー
タが保持されていて、アドレス（Ａｄｓ）が０行からに
行に変化すると、これに対応して８行のトランスファゲ
ート線（ＷＬ）がローになり、ｋ行のトランスファゲー
ト線（ＷＬ）がハイになる。これで８行のメモリセル（
２１へ１行と同じデータの薔き込みが終了しに行のメモ
リセル（２）を活性化する。このような動作を繰り返す
ことによりランダムな行へ連続的に書き込みが行よる。
）が立ち下がってアドレス（Ａｄｓ）の１行のトランス
フアゲ−） 線（ＷＬ）が立ち上がるまでは従来の動作
と同様である。行アドレスストローブ入力信号ＲＡＳか
ローの状態で、アドレス（Ａｄｓ）が１行から８行に変
緩すると、これに対応して１行のトランスファゲート線
ｆｆＬ）がローになり、８行のトランスファゲートＮＡ
（ＷＬ）がハイになる。これで１行のメモリセル（２）
への書き込みは終了し、８行のメモリセル（２１が活性
化される。ビット線（ＨＬ）には８行に沓き込んだデー
タが保持されていて、アドレス（Ａｄｓ）が０行からに
行に変化すると、これに対応して８行のトランスファゲ
ート線（ＷＬ）がローになり、ｋ行のトランスファゲー
ト線（ＷＬ）がハイになる。これで８行のメモリセル（
２１へ１行と同じデータの薔き込みが終了しに行のメモ
リセル（２）を活性化する。このような動作を繰り返す
ことによりランダムな行へ連続的に書き込みが行よる。
行アドレスストローブ人力信号（ＲＡＳ、）が立ち上が
ってからは従来の動作と同様である。
ってからは従来の動作と同様である。
フラッシュライトの場合、行アドレスストローブ入力信
号（ＲＡＳ）か立ち下がってアドレス信号（Ａｄｓ）の
１行のトランスファゲート線（ｆｆｉ、）が立ち上がる
までは従来のフラッシュライトの動作と同様である。デ
ータ線（Ｄａｔａ）にハイのデータがあられれていると
する。行アドレスストローブ入力信号（ＲＡＳ ）はロ
ーの状態でアドレス（Ａｄｄ）が１行からｊ行に変化す
ると、これに対応して１行のトラ〉スフアゲート線（Ｗ
Ｌ）がローになシＪ行のトランスファゲート線（ＷＬ）
がハイとなる。これにより１行のすべてのメモリセル（
２１にハイの書き込みが終了し、８行のメモリセル（２
）はすべてを活性化する。
号（ＲＡＳ）か立ち下がってアドレス信号（Ａｄｓ）の
１行のトランスファゲート線（ｆｆｉ、）が立ち上がる
までは従来のフラッシュライトの動作と同様である。デ
ータ線（Ｄａｔａ）にハイのデータがあられれていると
する。行アドレスストローブ入力信号（ＲＡＳ ）はロ
ーの状態でアドレス（Ａｄｄ）が１行からｊ行に変化す
ると、これに対応して１行のトラ〉スフアゲート線（Ｗ
Ｌ）がローになシＪ行のトランスファゲート線（ＷＬ）
がハイとなる。これにより１行のすべてのメモリセル（
２１にハイの書き込みが終了し、８行のメモリセル（２
）はすべてを活性化する。
ビット線（ＢＬ）には１行に沓き込んだハイのデータが
保持されていて、アドレス（Ａｄｓ）が８行からに行に
変化すると、これに対応して８行のトランスファゲート
線（ＷＬ）がローになりに行のトランスファゲート線（
ＷＬ）がハイになる。これによりｊ行のメモリセル（２
）すべてにハイの蒼き込みが終了し、ｋ行のメモリセル
（２）を活性化する。このような動作を繰り返すことに
よりランダムな行へ連続的に薔き込みがおこなえる、こ
の場合書き込んだデータはすべて同じデータが書き込ま
れることになる。行アドレスストローブ入力信号Ｆ１Ａ
Ｓカ立ち上がってからは従来の動作と同様である。また
データがローの場合もハイの場合と同様である。
保持されていて、アドレス（Ａｄｓ）が８行からに行に
変化すると、これに対応して８行のトランスファゲート
線（ＷＬ）がローになりに行のトランスファゲート線（
ＷＬ）がハイになる。これによりｊ行のメモリセル（２
）すべてにハイの蒼き込みが終了し、ｋ行のメモリセル
（２）を活性化する。このような動作を繰り返すことに
よりランダムな行へ連続的に薔き込みがおこなえる、こ
の場合書き込んだデータはすべて同じデータが書き込ま
れることになる。行アドレスストローブ入力信号Ｆ１Ａ
Ｓカ立ち上がってからは従来の動作と同様である。また
データがローの場合もハイの場合と同様である。
電源電流Ｉｃｅはセンスアンプ（１）を活性化する信号
Ｓが立ち上がる時にｌＱＱｍＡ程度の電流が流れるが、
この高速書き込み機能が動作している時にはセンスによ
る大電流は１度しか流れないことを示している。
Ｓが立ち上がる時にｌＱＱｍＡ程度の電流が流れるが、
この高速書き込み機能が動作している時にはセンスによ
る大電流は１度しか流れないことを示している。
以上のように、この発明によれば行アドレスで指定され
る複数の記憶セルとビット線に、薔き込み又はデータの
転送が行われた後に、データをビット線に保持したまま
で行アドレス信号の変化に対応してそれぞれの行アドレ
スに対応するワード線を立上げ又は立下げることにより
連続的に告込みを行うようにしたので、高速で低消費を
力で、ランダムな行に皆込みがおこなえる。
る複数の記憶セルとビット線に、薔き込み又はデータの
転送が行われた後に、データをビット線に保持したまま
で行アドレス信号の変化に対応してそれぞれの行アドレ
スに対応するワード線を立上げ又は立下げることにより
連続的に告込みを行うようにしたので、高速で低消費を
力で、ランダムな行に皆込みがおこなえる。
第１図は半導体記憶装置の書き込み動作のタイミング図
、第２図は従来の半導体記憶装置の書き込み動作のタイ
ミング図、第３図は半導体記憶装置のブロック図、ｖＪ
４図はセンスアンプ、メモリセル、データレジスタの回
路図、第５図はコラムデコーダの回路図、第６図はロウ
デコーダの回路図を示す。ＦＩＡＳは行アドレスストロ
ーブ入力信号、 Ａｄｓは外部アドレスに対応する信号
、ＤＴはデータレジスタとビット線の間のデータ転送側
信号、ＨＬはビット線、ＷＬは行アドレス信号に対応し
たメモリセルのトランスファゲート、Ｓはセンスアンプ
を活性化する信号、 工ｏｏは電源電流、ＦＷはフラッ
シュライト時のデータ制御信号。 ＹＳｅｌｅｃｔは列アドレス信号に対応した所望のビッ
ト線を選択する信号、（１１はセンスアンプ、（２）は
メモリセル、（３１はデータレジスタ、 Ｄｈｔａはデ
ータ線、ＥＯはビット線ＨＬとビット線（品）を等しく
するイコライズ信号を示す〇 なお、各図中同一符号は同一または相当部分を示す。
、第２図は従来の半導体記憶装置の書き込み動作のタイ
ミング図、第３図は半導体記憶装置のブロック図、ｖＪ
４図はセンスアンプ、メモリセル、データレジスタの回
路図、第５図はコラムデコーダの回路図、第６図はロウ
デコーダの回路図を示す。ＦＩＡＳは行アドレスストロ
ーブ入力信号、 Ａｄｓは外部アドレスに対応する信号
、ＤＴはデータレジスタとビット線の間のデータ転送側
信号、ＨＬはビット線、ＷＬは行アドレス信号に対応し
たメモリセルのトランスファゲート、Ｓはセンスアンプ
を活性化する信号、 工ｏｏは電源電流、ＦＷはフラッ
シュライト時のデータ制御信号。 ＹＳｅｌｅｃｔは列アドレス信号に対応した所望のビッ
ト線を選択する信号、（１１はセンスアンプ、（２）は
メモリセル、（３１はデータレジスタ、 Ｄｈｔａはデ
ータ線、ＥＯはビット線ＨＬとビット線（品）を等しく
するイコライズ信号を示す〇 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体記憶装置への情報の書き込みにおいて行ア
ドレスストローブ入力信号がイネーブル状態で行アドレ
ス信号が連続的に変化すると、この連続的に変化する行
アドレスで指定される複数の記憶セル内に連続的にデー
タの書き込みがおこなえることを特徴とする半導体記憶
装置の書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274578A JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
| US07/263,157 US4931995A (en) | 1987-10-28 | 1988-10-27 | Writing method in DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274578A JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116990A true JPH01116990A (ja) | 1989-05-09 |
| JPH0690873B2 JPH0690873B2 (ja) | 1994-11-14 |
Family
ID=17543695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274578A Expired - Fee Related JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931995A (ja) |
| JP (1) | JPH0690873B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854771A (en) * | 1997-04-28 | 1998-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including copy circuit |
| US7260011B2 (en) | 2004-01-30 | 2007-08-21 | Elpida Memory, Inc. | Semiconductor storage device and refresh control method therefor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715004B2 (ja) * | 1991-01-07 | 1998-02-16 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0554654A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | ダイナミツクｒａｍ |
| IL118087A (en) * | 1995-05-05 | 1999-05-09 | Innotech Inc | Adhesive photochromic matrix layers for use in optical articles and their preparation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135695A (ja) * | 1983-01-24 | 1984-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4596004A (en) * | 1983-09-14 | 1986-06-17 | International Business Machines Corporation | High speed memory with a multiplexed address bus |
| DE3582376D1 (de) * | 1984-08-03 | 1991-05-08 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung. |
| US4685089A (en) * | 1984-08-29 | 1987-08-04 | Texas Instruments Incorporated | High speed, low-power nibble mode circuitry for dynamic memory |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-10-28 JP JP62274578A patent/JPH0690873B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-27 US US07/263,157 patent/US4931995A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0690873B2 (ja) | 1994-11-14 |
| US4931995A (en) | 1990-06-05 |
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