CN100422908C - 具有网络高总线效率的存储设备、其操作方法及存储*** - Google Patents

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Abstract

提供一种具有网络高总线效率的存储设备，一种该存储设备的操作方法以及一种包括上述存储设备的存储***。该存储设备包括存储体、编程寄存器和控制器。每个存储体具有以行列矩阵形式排列的多个存储单元。在写操作中，该编程寄存器存储同步写信息，该同步写信息有关有多少其中存储数据的存储体。在读操作中，该控制器响应于同步写信息选择一个受写操作控制的存储体来在选择的存储体中读出存储单元数据。

Description

具有网络高总线效率的存储设备、其操作方法及存储***
技术领域
本发明涉及一种半导体存储设备，更特别地，涉及一种在网络***中具有高总线效率的存储设备。
背景技术
DRAM(动态随机存取存储器)是一种存储器，它根据***中的中央处理单元(CPU)的需求通过总线传输或接收数字信号。从信号(位)传输的观点来看，DRAM把焦点集中于电信号传输的优化，例如数据宽度或数据输出缓冲器的驱动力。也就是，考虑到信噪比(S/N ratio)，存在根据CPU要求的快速和精确的信号传输的需求。然而，当DRAM已应用到网络***中时，快速和精确的“信息”传输将比快速和精确的“信号”传输更重要。从信息传输的观点来看，存在在DRAM和传输对象之间流畅的数据传输的需求。因此，为提高传输效率而在总线上不存在空闲时间上已经作出了许多努力。
下面将参照图1来描述传统的DDR(双倍数据传输率)DRAM。
参考图1，DDR DRAM 100响应从地址寄存器110输入的时钟信号CLK，将地址信号ADD传输给存储体选择单元120、行缓冲器130和列缓冲器140。存储体选择单元120的输出和行缓冲器130的输出由行解码器150进行解码，并且列缓冲器的一个输出由列解码器160进行解码。在具有多个存储体的存储块170中，选择与行解码器150激活的字线和由列解码器160激活的位线相对应的存储单元。在写操作中，输入到数据输入寄存器230中的数据DQi写入被选择的存储单元。在读操作中，所选择的存储单元的数据通过读出放大器(S/A)180和输出缓冲器220输出数据输入/输出信号DQi。该输出的数据输入/输出信号DQi可包括不同的等待时间信息和脉冲长度信息210。等待时间信息和该脉冲长度信息根据经由定时寄存器190输入的时钟信号CLK和多个控制信号CKE、/CS、/RAS、/CAS和/WE而被存储在编程寄存器200中。
现在将参照图2描述DDR DRAM 100的操作。为方便起见，DDR DRAM100将借助于将行时钟周期(tRC)设置为10个时钟周期(10*tCK)、/RAS至/CAS延迟时间(tRCD)设置为3个时钟周期(3*tCK)以及将CAS等待时间(CL)设置为3的实例来描述。
参考图2，第一有效行命令A0在时钟0处输入。在从时钟0处经过tRCD时间后，与第一有效低状态相关的读命令R0在时钟3处输入。经过“CL＝3”的时钟周期后，第一数据Q0在时钟6处输出给数据输入/输出信号DQi。第二有效行命令A1是在从时钟0经过tRC时间而到达的时钟10处输入。与第二有效低状态相关的读命令R1是在从时钟0经过tRCD时间而到达的时钟13处被输入。再经过“CL＝3”的时钟周期后，第二数据Q1在时钟16处输出。
如果网络***通过应用这种具有向着高速通信设备发展趋势的DDRDRAM来实现，那么数据存取时间就被缩短以便缩短数据传输时间。这样就能获得高速的操作。从网络***的观点来看，希望通过***总线传输的数据将被传输而不具有挂起或空闲时间，也就是说，将获得高总线效率。
由前述的DDR DRAM(图1中的100)的操作时序看来，加载在数据输入/输出信号DQ1上的第一数据Q0和第二数据Q2之间的总线效率仅仅是20％(也就是说，该第一数据Q0只在10个时钟之中的2个时钟上加载)。由于在一个tRC时间内只可能有一次存取，因此每单位时间传输的数据量就会降低。这样，这种DDR DRAM就不适用于网络***。
发明内容
本发明的实施例提供一种包括存储体、编程寄存器和控制器的存储设备。每个存储体都具有以行列矩阵形式排列的多个存储单元。在写操作中，编程寄存器存储关于有多少在其中存储数据的存储体的同步写信息。在读操作中，控制器响应于同步写信息选择一个受写操作控制的存储体并从选择出的存储体中读出存储单元数据。
本发明的另一个实施例提供一种用于通过选择一个要写入相同数据的存储体来检测数据的存储设备的操作方法。该操作方法包括在写操作中，存储同步写信号来指示有多少存储体存储数据；响应于同步写信号为相应的存储体执行写操作；选择一个受写操作控制的存储体来执行读操作并将信息存储在存储体状态存储单元的读出存储体中；以及在下一读操作中代替该读出存储器而选择另一个存储体以便执行读操作。同步写信号被存储在该存储设备的模式寄存器中。
依照又一个实施例，本发明提供一种具有N(N≥2，N是整数)个存储设备的存储***。该存储***包括：N个存储设备，其中每个存储设备都由第一芯片选择信号或第N芯片选择信号选择以及用于执行写操作和读操作；存储器控制器，用于通过写操作中的第一芯片选择信号或该第N芯片选择信号中启动两个或多个芯片选择信号来同时指示写操作给相应的存储设备，以及用于通过读操作中单独启动相应的存储体的第一芯片选择信号或该第N芯片选择信号来单独指示相应存储体的读操作。
附图说明
图1是现有DDR DRAM的结构图。
图2是图1所示DDR DRAM的时序图。
图3是根据本发明一个实施例的存储设备的结构图。
图4是图3所示存储设备中控制逻辑的结构图。
图5是图3所示存储设备的时序图。
图6是根据本发明另一实施例的存储***的结构图。
图7是图6所示存储***的时序图。
图8是为与图7的时序图相比较的现有存储***的时序图。
具体实施方式
现在将参照图3描述根据本发明的存储设备。
参考图3，存储设备300包括地址寄存器110、存储体选择单元120、行缓冲器130、列缓冲器140、行解码器150、列解码器160、多个存储体170、读出放大器(S/A)180、数据输入寄存器230、定时寄存器190、编程寄存器200、等待时间和脉冲长度控制器210以及输出缓冲器220，存储设备300与图1的存储设备100相似。但存储设备300还包括控制器310和命令解码器320，这不同于图1的存储设备100。编程寄存器200存储同步写信息。命令解码器320借助于输入到定时寄存器190的控制信号CLK、CKE、/CS、/RAS、/CAS和/WE的组合来产生写信号WRITE和读信号READ。
下面将参照图4详细解释控制器310。
参考图4，该控制器310包括存储体状态存储单元410、存储体状态检测单元420和tRC信息单元430。该存储体状态存储单元410具有多个寄存器。在本实施例中，存储体状态存储单元410具有4个寄存器411、412、413和414。存储体状态存储单元410响应于地址信号ADD、读信号READ和编程寄存器MRS存储关于当前使用存储体的信息。在响应于存储在编程寄存器MRS中的同步写信号对相应的存储体执行写操作后，存储体状态存储单元410将相应于存储体的寄存器411、412、413和414初始化为状态“0”。当地址信号ADD在读操作中选择第一存储体BANK0时，存储体状态存储单元410中的第一寄存器411存储状态“1”。当地址信号ADD在下一读操作中选择第三存储体BANK2时，存储体状态存储单元410中的第三寄存器413存储状态“1”。
存储体状态检测单元420监控存储体状态存储单元410中寄存器411、412、413和414的值，并检测与当前读操作一起输入的地址信号ADD是否选择先前读命令使用的存储体，例如第一存储体BANK0或第三存储体BANK2。如果当前输入的地址信号ADD选择先前读命令使用的第一存储体BANK0，存储体状态检测单元420允许存储体选择单元(图3中的120)这样操作，即未在先前读命令中使用的第二存储体BANK1和第四存储体BANK 3被选择。进一步，如果当前选择的存储体是第二存储体BANK 1，则存储体状态检测单元420将存储体状态存储单元410中的第二寄存器412中的值“0”变为值“1”。
每当经过行周期时间(tRC)的一个时钟周期时，tRC信息单元430就产生复位信号RESET将存储体状态存储单元410的寄存器411、412、413和414复位为值“0”。在响应于存储在编程寄存器MRS中的同步写信号执行对相应的存储体写操作后，tRC信息单元430将相应于存储体的寄存器411、412、413和414复位为值“0”。
下面参照图5描述图3的存储设备300的读操作时序。如在图2中描述过的，将tRC时间设置为10个时钟周期(10*tCK)，将tRCD时间设置为3个时钟周期(3*tCK)，以及将CL设置为3。
参考图5，在第一行周期tRC期间，第一有效低命令A0在时钟0处输入。经过tRCD时间后，与第一有效低状态相关的第一读命令R0在时钟3处输入。第二有效低命令A1在时钟2处输入。在经过tRCD时间后，与第二有效低状态相关的第二读命令R1被输入。从第三有效低命令A2输入的时钟4处经过tRCD时间后，与第三有效低状态相关的第三读命令R2在时钟7处输入。从第四有效命令A3输入的时钟6处经过tRCD时间后，与第四有效低状态相关的第四读命令R3在时钟9处输入。
从第一读命令R0输入的时钟3处经过“CL＝3”的一个时钟周期后，第一数据Q0在时钟6处输出给数据输入/输出信号DQi。从第二读命令R1输入的时钟5处经过“CL＝3”的时钟周期后，第二数据Q1在时钟8处输出。从第三读命令R2输入的时钟7处经过“CL＝3”的时钟周期后，第三数据Q2在时钟10处输出。从第四读命令R3输入的时钟9处经过“CL＝3”的时钟周期后，第四数据Q3在时钟12处输出。
该第一至第四数据Q0、Q1、Q2和Q3根据存储设备300的输入/输出配置能以不同位(例如，x4、x8、x16、x32等)输出。它们可以以tRRD时间为间隔(行有效至行有效延迟)依次产生。该tRRD时间是为防止由读出放大器的操作而使电平波动进而导致错误的发生而规定的最小时间。在图5的时序图中，描述了tRRD时间被设置为2个时钟周期的实例。
从时钟10处开始的第二行周期tRC实质上与第一行周期tRC相同，因此不作更详细的解释。
现在，描述具有上述操作时序的存储设备(图3的300)的数据输入/输出线DQi。在10个时钟中的8个时钟加载第一至第四数据Q0、Q1、Q2和Q3，也就是说，总线效率为80％。这就意味着总线效率比传统的总线效率(20％)高出许多。数据在每一时钟等于CL值或tRCD时间处加载，这将使总线效率几乎提高至100％。
由于四个存储体BANK0、BANK1、BANK2和BANK3在写操作中被同时写入，存储设备(图3的300)的可用存储容量将降低至原始容量的1/4。但具有较高的总线效率功能的通信网络很受欢迎，所以存储设备(图3的300)适合用作通信网络的网络DRAM。
现在参照图6描述根据本发明的存储***。
参考图6，存储***600包括存储器控制器610、第一存储设备620和第二存储设备630。存储器控制器610产生第一芯片选择信号CS0和第二芯片选择信号CS1以便选择第一存储设备620和第二存储设备630。第一和第二存储设备620和630的操作模式由存储器控制器610产生的命令CMD(例如，READ或WRITE)来决定。
现在参照图7描述存储***600的操作时序。
参考图7，存储器控制器610一起启动第一和第二芯片选择信号CS0和CS1以及写命令WRITE来选择第一和第二存储设备620和630。这样，在写操作中相同数据被同时写入第一和第二存储设备620和630。然后，存储器控制器610相对地激活与读命令READ相关的第一和第二芯片选择信号CS0和CS1。结果，从第一和第二存储设备620和630输出的数据连续地输出给一条数据总线(未示出)。
尽管已经描述了具有两个存储设备的存储***，但也可以理解本发明能应用到具有三个或更多存储设备的存储***。因此，在写操作中存储器控制器启动两个或更多存储设备来同时指示对相应存储设备的写操作，并在读操作中单独地启动相应的同时写入的存储体来指示该相应存储体的读操作。
与图7的时序图相比，图8示出了传统的存储***的时序图。
参考图8，第一芯片选择芯片CS0和第二芯片选择芯片CS1关于写命令WRITE和读命令READ相对地激活。每当第一存储设备620或第二存储设备630由第一芯片选择信号CS0或第二芯片选择信号CS1选择时，就执行数据的写或读操作。因此，输出给数据总线的数据就不连贯。
结果，具有图7的操作时序的存储***(图6的600)也适合于需要高总线效率的网络***。
根据本发明，在对存储设备中的预定的存储体执行写操作后，从这些存储体中执行读操作来连续输出数据。所以，该存储设备适合于网络***。虽然本发明已参照其优选实施例详尽地示出和描述，但本领域的技术人员将会理解在形式上和细节上的前述和其他改变将不背离发明的精神和范围。

Claims (4)

1. 一种存储设备包括：
存储器存储体，每一个都具有以行列矩阵形式排列的多个存储单元；
编程寄存器，用于在写操作中存储关于有多少在其中存储数据的存储体的同步写信息，以及
控制器，用于在读操作中响应于该同步写信息来选择一个受写操作控制的存储体，并从该选择出的存储体中读出该存储单元数据，该控制器包括：
存储体状态存储单元，用于在读操作中存储关于由输入给该存储设备的地址信号选择的存储体的信息；以及
存储体状态检测单元，用于检测该存储体状态存储单元的信息并用于选择另一个存储体代替选择出的存储体来执行读操作及用于将选择出的另一个存储体的信息传输给该存储体状态存储单元，
该控制器还用于响应于该同步写信息对相应的存储体执行写操作并复位该存储体状态存储单元。
2. 如权利要求1的存储设备，该控制器还包括一个tRC信息单元，用于每当经过该存储设备的行周期时间的一个时钟周期时复位该存储体状态存储单元。
3. 一种用于通过选择一个要写入相同数据的存储体来检测数据的存储设备操作方法，该操作方法包括：
在写操作中，存储同步写信号来指示存在多少其中存有数据的存储体；
响应于该同步写信号对相应的存储体执行写操作；
选择受该写操作控制的一个存储体来执行读操作并存储关于存储体状态存储单元中的读出存储体的信息；
在下一读操作中选择另一个存储体代替读出存储体来执行读操作；
响应于该同步写信息在对相应的存储体执行写操作后，复位相应于存储体的存储体状态存储单元；以及
每当经过该存储设备的一个行周期时间的一个时钟周期时复位该存储体状态存储单元。
4. 一种存储器控制器，包括：
存储体状态存储单元，用于存储关于由输入到存储设备的地址信号所选择的存储体的信息；以及
存储体状态检测单元，用于检测该存储体状态存储单元的信息，并用于选择一个不同于以上所选择存储体的存储体，来执行读操作及将该另一个存储体的信息传输给该存储体状态存储单元。
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