JPH01116846A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01116846A JPH01116846A JP62276622A JP27662287A JPH01116846A JP H01116846 A JPH01116846 A JP H01116846A JP 62276622 A JP62276622 A JP 62276622A JP 27662287 A JP27662287 A JP 27662287A JP H01116846 A JPH01116846 A JP H01116846A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体記憶回路に関し、特にコンパクト・ディ
スク・プレーヤーに搭載され、誤り訂正及び出力処理に
有効でかつ集積化に適した記憶回路に間する。
スク・プレーヤーに搭載され、誤り訂正及び出力処理に
有効でかつ集積化に適した記憶回路に間する。
[従来の技術]
従来の技術としてはコンパクト・ディスク・プレーヤー
用集積回路に外付けに記憶回路を接続しており、コンパ
クト・ディスク・プレーヤー用集積回路は、コンパクト
・ディスクに記録されているデータの基本単位である1
フレ一ム分のデータが読み込まれる時間内に、 (1)D/Aコンバータまたはディジタル・フィルタへ
のデータ出力要求(1ワード16ビツトのデータ12ワ
ード分) (2)コンパクト・ディスクより読み込んだデータをE
FM復調した後、データを格納するための書き込み要求
。
用集積回路に外付けに記憶回路を接続しており、コンパ
クト・ディスク・プレーヤー用集積回路は、コンパクト
・ディスクに記録されているデータの基本単位である1
フレ一ム分のデータが読み込まれる時間内に、 (1)D/Aコンバータまたはディジタル・フィルタへ
のデータ出力要求(1ワード16ビツトのデータ12ワ
ード分) (2)コンパクト・ディスクより読み込んだデータをE
FM復調した後、データを格納するための書き込み要求
。
(3)CIデコード及びC2デコード時にシンドローム
を計算するためのデータの読み出し、およびこれらのデ
ータの中から誤りのあるデータの読み出し、読み出され
た誤りデータに対し訂正を施した後、元のアドレスへ書
き込む要求。
を計算するためのデータの読み出し、およびこれらのデ
ータの中から誤りのあるデータの読み出し、読み出され
た誤りデータに対し訂正を施した後、元のアドレスへ書
き込む要求。
すなわち以上の3つの要求に対して優先順位をあらかじ
め決めておき、それに従って要求を受けつけ記憶回路と
のデータOやりとりを行い、かつ記憶回路のアドレスは
いくつかアドレス・ポインタを設けておき、この内容に
各々、のデータの記憶回路内における相対的な位置を示
す数値を加算していくことによって生成していた。
め決めておき、それに従って要求を受けつけ記憶回路と
のデータOやりとりを行い、かつ記憶回路のアドレスは
いくつかアドレス・ポインタを設けておき、この内容に
各々、のデータの記憶回路内における相対的な位置を示
す数値を加算していくことによって生成していた。
[発明が解決しようとする問題点コ
上述した従来の技術はコンパクト・ディスクに記録され
ているデータの基本単位である1フレ一ム分のデータが
読み出される時間内にD/Aコンバータまたはディジタ
ル・フィルタへのデータ出力要求、コンパクト・ディス
クより読み込んだデータをEFM復調した後、格納する
ためのデータ書き込み要求、CIデコード及びC2デコ
ードを行うためのデータの読み出し及びこれらのデータ
の中から誤りのあるデータを読み出し、誤り訂正した後
再び書き込むための要求に対して優先順位をつけ、これ
に従って外付けの記憶回路とのデータのやりとりを行う
ので、処理スピードを速くしなければならず、かつ外付
けの記憶回路に対して上述した3つの要求に必要なデー
タのアドレスを割ふるために、アドレス・ポインタをい
くつか用意し、この内容にそれぞれの相対位置を表す数
値を加算してアドレスを求めるという複雑なことを行わ
なければならない欠点がある。
ているデータの基本単位である1フレ一ム分のデータが
読み出される時間内にD/Aコンバータまたはディジタ
ル・フィルタへのデータ出力要求、コンパクト・ディス
クより読み込んだデータをEFM復調した後、格納する
ためのデータ書き込み要求、CIデコード及びC2デコ
ードを行うためのデータの読み出し及びこれらのデータ
の中から誤りのあるデータを読み出し、誤り訂正した後
再び書き込むための要求に対して優先順位をつけ、これ
に従って外付けの記憶回路とのデータのやりとりを行う
ので、処理スピードを速くしなければならず、かつ外付
けの記憶回路に対して上述した3つの要求に必要なデー
タのアドレスを割ふるために、アドレス・ポインタをい
くつか用意し、この内容にそれぞれの相対位置を表す数
値を加算してアドレスを求めるという複雑なことを行わ
なければならない欠点がある。
[発明の従来技術に対する相違点コ
D/Aコンバータまたはディジタル・フィルタへのデー
タ出力要求およびC2デコードを行うための一データの
格納、これらのデータのうち誤りのあるデータの読み出
し、さらに読み出した誤りデータに誤り訂正を施した後
、再び書き込む要求について見ると、上述した従来の方
式に対し、本発明はメモリセルを共有しながらも読み出
し側と書き込む側とで各々アドレス・デコーダを持つバ
ンクを4個備え、さらに読み出し側と書き込み側、およ
び読み出し側での遅延されたデータの格納されているバ
ンク切換を行う制御回路を持つ記憶回路により1フレ一
ム分のデータの読み込み時間内に、各々の要求について
独立して処理を行い、さらに従来の方式のように外付け
の記憶回路に対して複雑なアドレス生成を行うことなく
、制御回路により指定されたバンク内で、C2デコード
に必要な28個のデータおよびD/Aコンバータまたは
ディジタル・フィルタへの出力に所要な24個のデータ
に割りふったアドレスを直接指定することができる゛と
いう独創的内容を有する。
タ出力要求およびC2デコードを行うための一データの
格納、これらのデータのうち誤りのあるデータの読み出
し、さらに読み出した誤りデータに誤り訂正を施した後
、再び書き込む要求について見ると、上述した従来の方
式に対し、本発明はメモリセルを共有しながらも読み出
し側と書き込む側とで各々アドレス・デコーダを持つバ
ンクを4個備え、さらに読み出し側と書き込み側、およ
び読み出し側での遅延されたデータの格納されているバ
ンク切換を行う制御回路を持つ記憶回路により1フレ一
ム分のデータの読み込み時間内に、各々の要求について
独立して処理を行い、さらに従来の方式のように外付け
の記憶回路に対して複雑なアドレス生成を行うことなく
、制御回路により指定されたバンク内で、C2デコード
に必要な28個のデータおよびD/Aコンバータまたは
ディジタル・フィルタへの出力に所要な24個のデータ
に割りふったアドレスを直接指定することができる゛と
いう独創的内容を有する。
[問題点を解決するための手段]
本発明の半導体記憶回路は、読み出し側と書き込み側と
で各々アドレスデコーダを持ち、メモリセルは読み出し
側と書き込み側で共有したバンクを4個有し、さらにコ
ンパクト・ディスクに記録されているデータの基本単位
である1フレ一ム分のデータを読み込むのに要する時間
を1周期とするりdツクにより読み出し側と書き込み側
が使用するバンクの切換及び読み出し側において、現在
読み出し、を行っているバンクから、さらに2フレ°
−ム分遅延されたデータが格納されているバンクへのバ
ンク切換を行う制御回路を有している。
で各々アドレスデコーダを持ち、メモリセルは読み出し
側と書き込み側で共有したバンクを4個有し、さらにコ
ンパクト・ディスクに記録されているデータの基本単位
である1フレ一ム分のデータを読み込むのに要する時間
を1周期とするりdツクにより読み出し側と書き込み側
が使用するバンクの切換及び読み出し側において、現在
読み出し、を行っているバンクから、さらに2フレ°
−ム分遅延されたデータが格納されているバンクへのバ
ンク切換を行う制御回路を有している。
[実施例]
次に本発明について図面を参照して説明する。
第2図はC2デコードから出力処理までのデー夕のフロ
ーを示した図である。ここで02デコード処理を行った
データに対して第1図のように上から順に0,1.・・
・・、 11. 16. 17゜・・・、27とアド
レスを割り当て、出力処理を行ったデータに対しても同
様に0,1.・・・・・、22.23とアドレスを割り
当てるとする。
ーを示した図である。ここで02デコード処理を行った
データに対して第1図のように上から順に0,1.・・
・・、 11. 16. 17゜・・・、27とアド
レスを割り当て、出力処理を行ったデータに対しても同
様に0,1.・・・・・、22.23とアドレスを割り
当てるとする。
C2デコード処理を行ったデータのうち12,13.1
4,15に相当するデータは誤り訂正に使用するデータ
であり、最終結果として出力する必要がないため、ここ
では省略している。第2図よりアドレス0. 1. 2
0. 21については、C2デコード処理を行う時と出
力処理を行うときでアドレスが一致するが、それ以外で
は一致しない。
4,15に相当するデータは誤り訂正に使用するデータ
であり、最終結果として出力する必要がないため、ここ
では省略している。第2図よりアドレス0. 1. 2
0. 21については、C2デコード処理を行う時と出
力処理を行うときでアドレスが一致するが、それ以外で
は一致しない。
また、出力処理においてアドレス4〜7.12〜15.
20〜23については、それ以外のアドレスのデータが
02デコード処理されたフレームよりも2フレーム後の
データであることを示す。
20〜23については、それ以外のアドレスのデータが
02デコード処理されたフレームよりも2フレーム後の
データであることを示す。
第1図は、本発明の記憶回路のメモリバンクの一実施例
である。1は書き込み用メモリバンク選択信号の入力端
子、2〜6は書き込み用アドレス入力端子、7は読み出
し用メモリバンク選択信号の入力端子、8〜12は読み
出し用アドレス入力端子、13は書き込み信号入力端子
、14は読み出し信号入力端子、15は書き込みデータ
入力端子、16は読み出しデータ出力端子、17〜26
はクロックド・インバータ、27〜31はインバータ、
32〜33はデコード用アンドゲート、34はアンド−
オアゲート、35は書き込み制御回路、36は読み出し
制御回路、37はメモリセル、38はNch)ランジス
タである。第1図では、 −説明のためデコードは”
2”と”6”の場合のみ記している。ここで同一のメモ
リバンクに対して書き込み、読み出しは同時に行わない
よう制御される。
である。1は書き込み用メモリバンク選択信号の入力端
子、2〜6は書き込み用アドレス入力端子、7は読み出
し用メモリバンク選択信号の入力端子、8〜12は読み
出し用アドレス入力端子、13は書き込み信号入力端子
、14は読み出し信号入力端子、15は書き込みデータ
入力端子、16は読み出しデータ出力端子、17〜26
はクロックド・インバータ、27〜31はインバータ、
32〜33はデコード用アンドゲート、34はアンド−
オアゲート、35は書き込み制御回路、36は読み出し
制御回路、37はメモリセル、38はNch)ランジス
タである。第1図では、 −説明のためデコードは”
2”と”6”の場合のみ記している。ここで同一のメモ
リバンクに対して書き込み、読み出しは同時に行わない
よう制御される。
まず、書き込み動作について説明する。第3図(I)は
書き込み動作時のタイミングチャートであり、aはアド
レス、bはデータ、Cは書き込み信号、dは書き込み用
メモリバンク選択信号である。
書き込み動作時のタイミングチャートであり、aはアド
レス、bはデータ、Cは書き込み信号、dは書き込み用
メモリバンク選択信号である。
ここで端子2〜6に順にj Ll、* Ll、l Lt
、+ H′、 ′Ltが第3図(I)のaに示すタイ
ミングで入力され、端子15に第3図(I)のbのタイ
ミングでデータが入力され、かつ、端子1に第3図(I
)のdのタイミングぞ′H′が入力されるとクロックド
・インバータ17〜21が出力可能になり、その結果ク
ロック度・インバータ17. 1B、 1.9. 2
1及びインバータ30の出力がIHI となるので、ア
ドレス”2 IIをデコードするアンドゲート32の出
力もIHyになる。
、+ H′、 ′Ltが第3図(I)のaに示すタイ
ミングで入力され、端子15に第3図(I)のbのタイ
ミングでデータが入力され、かつ、端子1に第3図(I
)のdのタイミングぞ′H′が入力されるとクロックド
・インバータ17〜21が出力可能になり、その結果ク
ロック度・インバータ17. 1B、 1.9. 2
1及びインバータ30の出力がIHI となるので、ア
ドレス”2 IIをデコードするアンドゲート32の出
力もIHyになる。
次に端子13に第3図(I)のCのタイミングで書き込
み信号が入力されるとメモリセル37のアドレスを駆動
するアンド−オアゲート34の出力がIHIになると共
に書き込み制御回路が動作して、端子15に入力されて
いたデータがメモリ・セル37に書き込まれる。
み信号が入力されるとメモリセル37のアドレスを駆動
するアンド−オアゲート34の出力がIHIになると共
に書き込み制御回路が動作して、端子15に入力されて
いたデータがメモリ・セル37に書き込まれる。
次に読み出し動作について説明する。第3図(■)は読
み出し動作時のタイミング・チャートであり、eはアド
レス、fは読み出し信号、gは読み出し用メモリ・バン
ク選択信号である。
み出し動作時のタイミング・チャートであり、eはアド
レス、fは読み出し信号、gは読み出し用メモリ・バン
ク選択信号である。
ここで端子8〜12に順にZ Ll、 ′lj、jH
l 、 l Hl 、 l C9が第3図(II)
のeのタイミングで入力され端子7に第3図(II)の
gのタイミングで入力されると、クロックド・インバー
タ22〜26は出力可能になり、その結果クロックド・
インバータ22,23.、、.26およびインバータ2
9.30の出力がIF(lになるのでアドレス”6”を
デコードするアンドゲート33の出力も′H′になる。
l 、 l Hl 、 l C9が第3図(II)
のeのタイミングで入力され端子7に第3図(II)の
gのタイミングで入力されると、クロックド・インバー
タ22〜26は出力可能になり、その結果クロックド・
インバータ22,23.、、.26およびインバータ2
9.30の出力がIF(lになるのでアドレス”6”を
デコードするアンドゲート33の出力も′H′になる。
次に端子14に第3図(■)のfのタイミングで読み出
し信号が入力されると、メモリ・セル37のアドレスを
駆動するアンド−オアゲート34の出力がjHlになり
、メモリ・セル37のそれぞれのセルに貯えられている
データがビット線39,40に出力される。この時Nc
h)ランジスタ40は端子7に入力されている読み出し
用メモリ・バンク選択信号によりオンしているため、メ
モリ・セル内から読み出されたデータはこのNch)ラ
ンジスタ38を通り読み出し制御回路36に入力され出
力端子16に出力される。ここで1フレーム内の32ケ
のデータは誤り訂正処理を施されて28ケになり、最終
的にはこの中の24ケのデータが並びかえられ出力され
るが、この実施例で用いているアドレス・デコード”2
”と”6”は誤り訂正された3番目のデータが前述の書
き込み動作で説明した手順でメモリに書き込まれ、読み
出しされた時は前述の読み出し動作で説明した手順で7
番目に読み出されるために(アドレス”0”からはじま
るため)共有されるメモリ・セルに対して書き込み側、
読み出し側それぞれに割り当てられたアドレスである。
し信号が入力されると、メモリ・セル37のアドレスを
駆動するアンド−オアゲート34の出力がjHlになり
、メモリ・セル37のそれぞれのセルに貯えられている
データがビット線39,40に出力される。この時Nc
h)ランジスタ40は端子7に入力されている読み出し
用メモリ・バンク選択信号によりオンしているため、メ
モリ・セル内から読み出されたデータはこのNch)ラ
ンジスタ38を通り読み出し制御回路36に入力され出
力端子16に出力される。ここで1フレーム内の32ケ
のデータは誤り訂正処理を施されて28ケになり、最終
的にはこの中の24ケのデータが並びかえられ出力され
るが、この実施例で用いているアドレス・デコード”2
”と”6”は誤り訂正された3番目のデータが前述の書
き込み動作で説明した手順でメモリに書き込まれ、読み
出しされた時は前述の読み出し動作で説明した手順で7
番目に読み出されるために(アドレス”0”からはじま
るため)共有されるメモリ・セルに対して書き込み側、
読み出し側それぞれに割り当てられたアドレスである。
実際には、メモリ・セル37とアンド−ノアゲート34
のペア24個に、”0”から”27”までをデコードす
るアンドゲートの出力を書き込み側と読み出し側のそれ
ぞれに接続されて1フレ一ム分の最終出力するデータ数
分書き込み、読み出しができるようになっている。
のペア24個に、”0”から”27”までをデコードす
るアンドゲートの出力を書き込み側と読み出し側のそれ
ぞれに接続されて1フレ一ム分の最終出力するデータ数
分書き込み、読み出しができるようになっている。
第4図は本発明の一実施例であり、ここでは第1図のメ
モリ・バンクを4個使用している。第4図において、4
1はフレーム信号入力端子、42は書き込み用アドレス
入力端子、43は書き込みデータ入力端子、44は書き
込み信号入力端子、45は読み出し用アドレス入力端子
、46は読み出し用データ出力端子、47は読み出し信
号入力端子、48は読み出し制御回路、49〜52はメ
モリ・バンク、53はメモリ・バンク切換制御回路、5
4は遅延用アドレス検出回路である。第1図では、読み
出し制御回路はメモリ・バンクに内蔵されているが、第
4図では各メモリ・バンクとも共用できるようメモリ・
バンクからはずしている。第4図においてメモリ・バン
ク切換制御回路53は1フレームの時間を1周期とする
フレーム信号を分周する4進カウンタを内蔵しており、
書き込み用にメモリ・バンクを指定する時は、このカウ
ンタの内容をデコードした出力を書き込み用メモリ・バ
ンク選択信号として使用することによりメモリ・バンク
の選択を行い、読み出し用にメモリ・バンクを指定する
時は、カウンタの内容に1を加えた内容をデコードした
出力を読み出し用メモリ・バンク選択信号として使用す
ることによりメモリ・バンクの選択を行う。ただし第2
図に示すように2フレ一ム分遅延されたフレームのデー
タを読み出す時には、遅延用アドレス検出回路54によ
り端子45に入力されるアドレスから、遅延を要するア
ドレスを検出した場合はメモリ・バンク切換制御回路5
3に制御信号を送り、メモリ・バンク切換制御回路53
はこの信号を受けると、カウンタの内容に3を加えた内
容をデコードした出力を読み出し用メモリ・バンク選択
信号とすることにより、遅延されたデータが格納されて
いるメモリ・バンクからデータを読み出す、以上の動作
をくりかえすことにより誤り訂正から出力処理までのデ
ータのアドレス変換がスムーズに行われる。
モリ・バンクを4個使用している。第4図において、4
1はフレーム信号入力端子、42は書き込み用アドレス
入力端子、43は書き込みデータ入力端子、44は書き
込み信号入力端子、45は読み出し用アドレス入力端子
、46は読み出し用データ出力端子、47は読み出し信
号入力端子、48は読み出し制御回路、49〜52はメ
モリ・バンク、53はメモリ・バンク切換制御回路、5
4は遅延用アドレス検出回路である。第1図では、読み
出し制御回路はメモリ・バンクに内蔵されているが、第
4図では各メモリ・バンクとも共用できるようメモリ・
バンクからはずしている。第4図においてメモリ・バン
ク切換制御回路53は1フレームの時間を1周期とする
フレーム信号を分周する4進カウンタを内蔵しており、
書き込み用にメモリ・バンクを指定する時は、このカウ
ンタの内容をデコードした出力を書き込み用メモリ・バ
ンク選択信号として使用することによりメモリ・バンク
の選択を行い、読み出し用にメモリ・バンクを指定する
時は、カウンタの内容に1を加えた内容をデコードした
出力を読み出し用メモリ・バンク選択信号として使用す
ることによりメモリ・バンクの選択を行う。ただし第2
図に示すように2フレ一ム分遅延されたフレームのデー
タを読み出す時には、遅延用アドレス検出回路54によ
り端子45に入力されるアドレスから、遅延を要するア
ドレスを検出した場合はメモリ・バンク切換制御回路5
3に制御信号を送り、メモリ・バンク切換制御回路53
はこの信号を受けると、カウンタの内容に3を加えた内
容をデコードした出力を読み出し用メモリ・バンク選択
信号とすることにより、遅延されたデータが格納されて
いるメモリ・バンクからデータを読み出す、以上の動作
をくりかえすことにより誤り訂正から出力処理までのデ
ータのアドレス変換がスムーズに行われる。
[発明の効果コ
以上説明したように本発明は読み出し側と書き込み側と
でメモリ・セルは共有しているが、アドレス・デコーダ
はそれぞれ別々に持つ構成のメモリ・バンクを4個有し
かつ読み出し側と書き込み側とで使用するメモリ・バン
クの切換、さらに読み出し側において現在読み出してい
るメモリ・バンクから遅延されたデータが格納されてい
るメモリ・バンクへの切換を行う制御回路をもたせるこ
とにより、コンパクト・ディスクより1フレ一ム分のデ
ータが読み込まれる時間内に、C2デコードによる誤り
訂正処理および1ワード16ビツトのデータを12ワ一
ド分D/Aコンバータまたはディジタル・フィルタへ出
力する出力処理を独立して行うことができかつ複雑なア
ドレス生成を行う必要もないという効果がある。
でメモリ・セルは共有しているが、アドレス・デコーダ
はそれぞれ別々に持つ構成のメモリ・バンクを4個有し
かつ読み出し側と書き込み側とで使用するメモリ・バン
クの切換、さらに読み出し側において現在読み出してい
るメモリ・バンクから遅延されたデータが格納されてい
るメモリ・バンクへの切換を行う制御回路をもたせるこ
とにより、コンパクト・ディスクより1フレ一ム分のデ
ータが読み込まれる時間内に、C2デコードによる誤り
訂正処理および1ワード16ビツトのデータを12ワ一
ド分D/Aコンバータまたはディジタル・フィルタへ出
力する出力処理を独立して行うことができかつ複雑なア
ドレス生成を行う必要もないという効果がある。
第1図は本発明の一実施例に係る記憶回路を構成するメ
モリ・バンクの回路図、第2図は誤り訂正後からデータ
出力までのアドレス変換を示すブロック図、第3図(I
)(n)は第2図に示すメモリ・バンクのタイミング・
チャート図、第4図は本発明の一実施例に係る記憶回路
のブロック図である。 1・・・・・書き込み用メモリ・バンク選択信号の入力
端子、 2〜6,42・・・書き込み用アドレス入力端子、7〜
12.45・・読み出し用アドレス入力端子、13.4
4・・・・書き込み信号入力端子、14.47・・・・
読みだし信号入力端子、15.43・・・・書き込みデ
ータ入力端子、16.46・・・・読み出しデータ出力
端子、17〜26・・・・クロックド・インバータ、2
7〜31・・・・インバータ、 32.33・・・・アンドゲート、 34・・・・・・・アンド−オアゲート、35・・・・
・・・書き込み制御回路、36.48−’・・・読み出
し制御回路、37・・・・・・・メモリ・セル、 38.39・・・・ビット線、 40・・・・・・・Nch)ランジスタ、41・・・・
・・・フレーム信号入力端子、49〜52・・・・メモ
リバンク、 53・・・・・・・メモリ・バンク切換回路、54・・
・・・・・遅延アドレス検出回路。 第2図
モリ・バンクの回路図、第2図は誤り訂正後からデータ
出力までのアドレス変換を示すブロック図、第3図(I
)(n)は第2図に示すメモリ・バンクのタイミング・
チャート図、第4図は本発明の一実施例に係る記憶回路
のブロック図である。 1・・・・・書き込み用メモリ・バンク選択信号の入力
端子、 2〜6,42・・・書き込み用アドレス入力端子、7〜
12.45・・読み出し用アドレス入力端子、13.4
4・・・・書き込み信号入力端子、14.47・・・・
読みだし信号入力端子、15.43・・・・書き込みデ
ータ入力端子、16.46・・・・読み出しデータ出力
端子、17〜26・・・・クロックド・インバータ、2
7〜31・・・・インバータ、 32.33・・・・アンドゲート、 34・・・・・・・アンド−オアゲート、35・・・・
・・・書き込み制御回路、36.48−’・・・読み出
し制御回路、37・・・・・・・メモリ・セル、 38.39・・・・ビット線、 40・・・・・・・Nch)ランジスタ、41・・・・
・・・フレーム信号入力端子、49〜52・・・・メモ
リバンク、 53・・・・・・・メモリ・バンク切換回路、54・・
・・・・・遅延アドレス検出回路。 第2図
Claims (2)
- (1)アドレス入力部、データを格納するメモリ部、ア
ドレス部に入力されたアドレスデータによりメモリ部の
中から特定のメモリ・セルを選択するアドレス・デコー
ダ、前記アドレス・デコーダにより選択されたメモリ・
セルにデータの書き込み及び読み出しを行書き込み制御
部及び読み出し制御部を有する半導体集積回路において
、アドレス部に第1および第2のアドレスを有し、前記
第1及び第2のアドレスは各々クロックド・インバータ
に接続され、前記第1のアドレスと前記第2のアドレス
が接続されているクロックド・インバータのうち前記第
1及び第2のアドレスの同じ重みを持つアドレスが接続
されているクロックド・インバータの出力同士が接続さ
れ、かつ前記出力同士が接続されているクロックド・イ
ンバータの出力にさらにインバータが接続されており、
切換入力により第1または第2のアドレスが入力されて
いるクロックド・インバータの一方を選択して出力可能
にすることを特徴とするメモリ・バンクを有する半導体
集積回路。 - (2)メモリ・セルに対して第1のアドレスと第2のア
ドレスとでアドレス割あてが異なるものも含まれる特許
請求範囲第1項の半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62276622A JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
US07/265,021 US5046095A (en) | 1987-10-30 | 1988-10-31 | Digital data processor having data-unscrambling function |
JP27649088A JPH02132485A (ja) | 1987-10-30 | 1988-10-31 | データ処理装置 |
DE3855977T DE3855977T2 (de) | 1987-10-30 | 1988-10-31 | Digitaler Datenprozessor mit Datenentschlüsselungsfunktion |
EP88310230A EP0314524B1 (en) | 1987-10-30 | 1988-10-31 | Digital data processor having data-unscrambling function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62276622A JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01116846A true JPH01116846A (ja) | 1989-05-09 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62276622A Pending JPH01116846A (ja) | 1987-10-30 | 1987-10-30 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
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EP (1) | EP0314524B1 (ja) |
JP (1) | JPH01116846A (ja) |
DE (1) | DE3855977T2 (ja) |
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KR100201396B1 (ko) * | 1996-07-20 | 1999-06-15 | 구본준 | 이피롬의 비화코드 해독 방지회로 |
KR100223634B1 (ko) * | 1997-01-15 | 1999-10-15 | 윤종용 | 고속 데이타 처리 및 전송을 위한 에러정정용 메모리를 구비하는 시스템 디코더 및 에러정정용 메모리 제어방법 |
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US4465901A (en) * | 1979-06-04 | 1984-08-14 | Best Robert M | Crypto microprocessor that executes enciphered programs |
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US4661980A (en) * | 1982-06-25 | 1987-04-28 | The United States Of America As Represented By The Secretary Of The Navy | Intercept resistant data transmission system |
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US4771462A (en) * | 1987-02-18 | 1988-09-13 | Hannan Forrest A | Communication port encryption/decryption method and apparatus |
-
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- 1988-10-31 EP EP88310230A patent/EP0314524B1/en not_active Expired - Lifetime
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