JPS6180342A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、メモリ制御装置に関し、特にメモリの不良チ
ップ部分が検出された場合に、自動的に当該不良部分を
アクセスしないように制御することができるメモリ制御
装置に関する。

従来技術 従来、中央制御装置がメモリをチップサイズごとにチェ
ックして不良を検出した場合は、単に不良チップを表示
するのみである。そして、従来のメモリ制御装置は、入
力されたアドレス信号によって指定されたメモリをアク
セスするだけであるから、不良チップは交換しなければ
ならない。不良チップを交換するためには、その不良チ
ップを含むメモリパッケージを交換して修理する必要が
あり、この交換作業は、相当の長時間を要し、修理が完
了するまでは、システムを運用することができない。一
般にメモリ容量には、かなりの余裕があり、故障部分を
除いたメモリ容量でも充分運用できることも多いが、こ
のような場合でも、故障したメモリチップを除去するた
めには、上述の交換作業が必要であるから、メモリの有
効利用ができず、また長時間システムを停止させなけれ
ばならないという欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、メモリ故
障を検出した場合、自動的にその部分をアクセスしない
ように制御できるメモリ制御装置を提供し、もってメモ
リの有効利用と、システムダウン時間の短縮を図ること
にある。

発明の構成 本発明のメモリ制御装置は、全メモリをチップサイズご
とに診断可能な中央処理装置において、入力アドレス信
号に後記テーブルメモリの出力値を加算して実メモリア
ドレスを出力する加算器と、該加算器の出力する上位ア
ドレスによって読出し可能なテーブルメモリとを備えて
、前記テーブルメモリの各ワードには、前記中央処理装
置のチップサイズごとの診断結果からエラーが検出され
るごとにそのチップサイズ値の累積値を格納しておくこ
とを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。

第１図は、本発明の一実施例を示すブロック図である。

すなわち、テーブルメモリｌと、テーブルメモリ１を読
出すためのデコーダ２と１図示されない中央処理装置か
ら入力されたアドレス信号にテーブルメモリ１からの読
出しデータを加算して実メモリアドレスを作成出力する
加算器３とを備えている。デコーダ２は、加算器３の出
力する実メモリアドレスの上位アドレスをデコードして
テーブルメモリ１の対応するワードを選択する。

従って、中央処理装置から入力されたアドレス信号は、
加算器３の出力する上位アドレスによってテーブルメモ
リｌから読出されたデータ値が加算された実メモリアド
レスに変換されて出力されることになる。

第２図は、３箇所の不良メモリ範囲を有する全メモリを
示す図であり、不良箇所はそれぞれアドレスＸ１〜ＸＩ
　＋ａ　−１、Ｘ２〜Ｘ２　＋　ｃｘ−１。

Ｘ３〜Ｘ３＋α−１の範囲にある。メモリは、１チツプ
αビツトのチップｎ個を組として、１ワ一ドｎビツト幅
のαツー１分の１チツプメモリサイズを構成し、この１
チツプメモリサイズを単位として全体でＭ（αの整数倍
）ワードのメモリを構成している。アドレスＸ１　、Ｘ
、およびｘ３は、それぞれ不良箇所を有する１チツプメ
モリサイズの開始アドレスであり、その下位アドレスは
オール゛０°゛である。

第３図は、テーブルメモリｌの詳細を示す図であり、Ｍ
／αワードの容量を有し、各ワードは、前記メモリの」
二位アドレスによって指定することができる。すなわち
、１ワードは前記メモリの１チツプメモリサイズに対応
している。今、ワードＸ１　　＋　Ｘ２　　＋　ｘ３が
、それぞれ前記メモリの不良箇所を含むｌチップメモリ
サイズに対応しているものとすると、ワードＯ−ｘ、−
１には、“Ｏ゛を、ワードｘ、　〜ｘ２−１にはαを、
ワードｘ２〜Ｘ３−１には２αを、ワードＸ３以降には
３αを格納しておく。例えば、中央処理装置が初期診断
プログラムで、１チツプメモリサイズ毎の診断を行なう
際に、最初の不良を検出したとき、その開始アドレスＸ
１　で示される不良チップに対応してテーブルメモリ１
のワードＸ１にαを格納し、以後、次の不良チップが検
出されるまでは、各ワードに順次αを格納していき、次
の不良チップが検出されると、その開始アドレスＸ２に
対応して、テーブルメモリ１のワードｘ２に２αを格納
し、以後の各ワードには順次２αを格納し、その次に不
良チップが検出されると、それに対応してテーブルメモ
リ１のワードＸ３に３αを格納し、以降（７）　ｒｙ　
−Ｆ　ニハすべて３αを格納することにより、テーブル
メモリ１の各ワードの設定を行なう。

上述のテーブルメモリエの各ワード位置を、前記メモリ
に対するアドレスの上位アドレスに対応させることは容
易であり、本実施例においては、アドレスｘ、、ｘ２　
、Ｘａ等の上位アドレスとワード位置Ｘ１　　＋　Ｘ２
＋　ｘ３とはそれぞれ同じ値である。

次に、本実施例の動作について説明する。中央処理装置
から入力されるアドレス信号が、Ｘ１未満の値のときＩ
ｆ、第１図のテーブルメモリ１から読出されたデータ値
は“Ｏ”であるから、加算器３は入力されたアドレス信
号を、そのまま実メモリアドレスとして出力する。次に
、例えばアドレスｘ１が入力されたときは、デコーダ２
が加算器３の出力する」１位アドレスをデコードするこ
とによってテーブルメモリｌのワードｘ１に格納されて
いる値αを読出し、加算器３は、入力アドレスＸ！に、
テーブルメモリｌから読出された値αを加算して、実メ
モリアドレスｘ１＋αとして出力する。従って、故障箇
所を含むチップメモリ範囲を飛越して、その次の故障の
ないチップメモリがアクセスされる。加算器３の出力す
る実メモリアドレスがｘ２未満のときは、上記同様であ
るが、処理装置からの入力アドレスがＸ２−αになると
、実メモリアドレスがＸ２になり、テーブルメモリｌか
らは２αが読出されて、処理装置からの入力アドレスＸ
１−αに、２αが加算されて、Ｘ２　＋αが実メモリア
ドレスとして出力され、Ｘ２〜Ｘ２　＋α−１の不良メ
モリ範囲は飛越される。以後加算器３の出力する実メモ
リアドレスがｘ３未満では、同様にして入力アドレスに
２αを加算した実メモリアドレスによってアクセスする
。そして、処理装置からの入力アドレスがｘ３−２αに
なると、加算器３の出力がｘ３となり、テーブルメモリ
１から３αが読出されて入力アドレスｘ３−２αに加算
される。従ってこのときの実メモリアドレスはＸ３＋α
となり、アドレスｘ３〜Ｘ３＋α−１の不良メモリ範囲
を飛越してアクセスする。入力アドレスＸ３−２α以上
に対しては、同様にして、入力アドレス値に３αを加算
した実メモリアドレスによってアクセスする。

すなわち、本実施例は、メモリの不良範囲を意識するこ
となく、自動的に不良範囲を飛越した実メモリアドレス
によってメモリアクセスすることができる。すなわち、
メモリの不良部分を自動的（論理的）に取除くことが可
能であり、全体のメモリ容量が不足しない限りにおいて
、メモリの不良部分を交換する必要はなく、メモリを有
効に利用し、かつシムテムダウンを迅速に回復すること
ができるという効果がある。

発明の効果 以上のように、本発明においては、ｌチップメモリサイ
ズごとの診断結果に応じて、入力アドレスに加算すべき
データ値を格納したテーブルメモリを備えて、入力アド
レス信号に一１二記テーブルメモリから読出したデータ
値を加算した値を実メモリアドレスとして出力するよう
に構成したから、メモリの不良範囲を自動的（論理的）
に除去することが可能である。従って、メモリの不良部
分を交換する手数を省き、メモリを有効に利用すること
が可能であり、またシステムダウン時間を短縮すること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。第
２図は不良部分を含むメモリの一例を示す図、第３図は
上記実施例のテーブルメモリの詳細を示す図である。 図において、１：テーブルメモリ、２：デコーダ、３：
加算器、α：１チツプメモリサイズ、ｘ、、ｘ２　、ｘ
３　　：不良メモリチップの開始アドレス・　Ｘ＋　　
＋Ｘ２　　、Ｘ３　　：テーブルメモリの各ワード。 ２・１図 寛メ孔リアトルス

Claims (1)

【特許請求の範囲】
1. 全メモリをチツプサイズごとに診断可能な中央処理装置
   において、入力アドレス信号に後記テーブルメモリの出
   力値を加算して実メモリアドレスを出力する加算器と、
   該加算器の出力する上位アドレスによつて読出し可能な
   テーブルメモリとを備えて、前記テーブルメモリの各ワ
   ードには、前記中央処理装置のチツプサイズごとの診断
   結果からエラーが検出されるごとにそのチツプサイズ値
   の累積値を格納しておくことを特徴とするメモリ制御装
   置。