JPH05265441A - グラフィック表示装置 - Google Patents
グラフィック表示装置Info
- Publication number
- JPH05265441A JPH05265441A JP6329892A JP6329892A JPH05265441A JP H05265441 A JPH05265441 A JP H05265441A JP 6329892 A JP6329892 A JP 6329892A JP 6329892 A JP6329892 A JP 6329892A JP H05265441 A JPH05265441 A JP H05265441A
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- JP
- Japan
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- data
- pen
- width
- pixel
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【目的】 グラフィックコントローラの負担を増やすこ
となく、高速なペン描画を可能とすることである。 【構成】 グラフィックコントローラ１と、このグラフ
ィックコントローラによって１画素幅のペン描画用デー
タが書込まれる、ペン描画専用のフレームメモリ３ａ，
３ｂと、このペン描画専用のフレームメモリから読出さ
れた１画素幅のデータを受け、そのデータの他に、その
データに対応する表示画素の周辺の複数画素についての
データを生成して出力するペン幅発生手段５とを有す
る。
となく、高速なペン描画を可能とすることである。 【構成】 グラフィックコントローラ１と、このグラフ
ィックコントローラによって１画素幅のペン描画用デー
タが書込まれる、ペン描画専用のフレームメモリ３ａ，
３ｂと、このペン描画専用のフレームメモリから読出さ
れた１画素幅のデータを受け、そのデータの他に、その
データに対応する表示画素の周辺の複数画素についての
データを生成して出力するペン幅発生手段５とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明はグラフィック表示装置に
関し、特に、カラー液晶パネルを用いた表示装置におけ
る高速描画技術に関する。
関し、特に、カラー液晶パネルを用いた表示装置におけ
る高速描画技術に関する。
【０００２】
【従来の技術】液晶パネルを用いたグラフィック表示は
一般に、グラフィックコントローラ（以下、ＧＣと表記
する）がフレームメモリ（ビットマップメモリ）に描画
データ（ドットデータ）を描画し、そのデータを１ドッ
トずつ読出してルックアップテーブルをアクセスし、そ
の出力データにより液晶表示回路等を駆動することによ
り行われる。
一般に、グラフィックコントローラ（以下、ＧＣと表記
する）がフレームメモリ（ビットマップメモリ）に描画
データ（ドットデータ）を描画し、そのデータを１ドッ
トずつ読出してルックアップテーブルをアクセスし、そ
の出力データにより液晶表示回路等を駆動することによ
り行われる。
【０００３】
【発明が解決しようとする課題】上述した従来技術で
は、太い文字等（例えば、２画素以上の幅を持つ）の表
示を行うために、その２画素以上に渡るデータをフレー
ムメモリに描画する（以下、ペン描画という）場合、複
数アドレスへの書込みアクセスが必要となり、このため
描画時間ＴＡ（＝アクセスするアドレス数×アドレス時
間）が増大し、高速描画が困難となる場合がある。
は、太い文字等（例えば、２画素以上の幅を持つ）の表
示を行うために、その２画素以上に渡るデータをフレー
ムメモリに描画する（以下、ペン描画という）場合、複
数アドレスへの書込みアクセスが必要となり、このため
描画時間ＴＡ（＝アクセスするアドレス数×アドレス時
間）が増大し、高速描画が困難となる場合がある。
【０００４】特に、カラー液晶（ＬＣＤ）パネルでは、
Ｒ，Ｇ，Ｂ等の独立した画素の組合わせで所定の色を形
成するため、本来、最小画面の表示にも、最低２画素ま
たは３画素必要であり、ペン描画時の描画遅延が大きく
なる。
Ｒ，Ｇ，Ｂ等の独立した画素の組合わせで所定の色を形
成するため、本来、最小画面の表示にも、最低２画素ま
たは３画素必要であり、ペン描画時の描画遅延が大きく
なる。
【０００５】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、グラフィックコントロー
ラの負担を増やすことなく、高速なペン描画を可能とす
ることにある。
れたものであり、その目的は、グラフィックコントロー
ラの負担を増やすことなく、高速なペン描画を可能とす
ることにある。
【０００６】
【課題を解決するための手段】本発明は、グラフィック
コントローラと、このグラフィックコントローラによっ
て１画素幅のペン描画用データが書込まれる、ペン描画
専用のフレームメモリと、このペン描画専用のフレーム
メモリから読出された１画素幅のデータを受け、そのデ
ータの他に、そのデータに対応する表示画素の周辺の複
数画素についてのデータを生成して出力するペン幅発生
手段とを有することを特徴とするものである。
コントローラと、このグラフィックコントローラによっ
て１画素幅のペン描画用データが書込まれる、ペン描画
専用のフレームメモリと、このペン描画専用のフレーム
メモリから読出された１画素幅のデータを受け、そのデ
ータの他に、そのデータに対応する表示画素の周辺の複
数画素についてのデータを生成して出力するペン幅発生
手段とを有することを特徴とするものである。
【０００７】ペン幅発生手段は例えば、遅延回路を用い
て遅延量の異なる複数のデータを作成し、並列に出力す
るように構成されている。
て遅延量の異なる複数のデータを作成し、並列に出力す
るように構成されている。
【０００８】
【作用】ペン描画を行う場合、グラフィックコントロー
ラは、ぺン描画専用のフレームメモリに１画素分のデー
タを描画する。次に、このデータの読出しの際、ペン幅
発生手段を介することにより、１画素分のデータを中心
として複数画素幅のデータが自動的に生成されて液晶パ
ネル側に送られる。これにより、実質的に、１画素分の
描画時間で、複数画素分のデータを描画したことにな
る。したがって、描画の高速化を達成できる。
ラは、ぺン描画専用のフレームメモリに１画素分のデー
タを描画する。次に、このデータの読出しの際、ペン幅
発生手段を介することにより、１画素分のデータを中心
として複数画素幅のデータが自動的に生成されて液晶パ
ネル側に送られる。これにより、実質的に、１画素分の
描画時間で、複数画素分のデータを描画したことにな
る。したがって、描画の高速化を達成できる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のグラフィック表示装置の一
実施例の構成を示す図である。本実施例では、ペン幅を
３画素としている。また、以下の説明において、図２は
ペン幅発生部５の具体的構成例を示す図であり、図３は
図２の回路の機能（動作）を説明するための図であり、
図４（ａ），（ｂ）はそれぞれ、本実施例におけるペン
描画例を説明するための図である。
て説明する。図１は本発明のグラフィック表示装置の一
実施例の構成を示す図である。本実施例では、ペン幅を
３画素としている。また、以下の説明において、図２は
ペン幅発生部５の具体的構成例を示す図であり、図３は
図２の回路の機能（動作）を説明するための図であり、
図４（ａ），（ｂ）はそれぞれ、本実施例におけるペン
描画例を説明するための図である。
【００１０】グラフィックコントローラ（ＧＣ）１は従
来から使用されているものである。ダブルバッファリン
グ方式のフレームメモリ２ａ，２ｂは、通常の描画デー
タを記録し出力するものであり、それぞれ１画面分の記
憶容量を有している。それぞれのメモリは、描画用と表
示用に交互に切り替えられて使用される。ダブルバッフ
ァリング方式のペン描画用のフレームメモリ３ａ，３ｂ
は、ペン描画用データを格納するメモリであり、それぞ
れ１画面分の記憶容量を有している。それぞれのメモリ
は、描画用と表示用に交互に切り替えられて使用され
る。
来から使用されているものである。ダブルバッファリン
グ方式のフレームメモリ２ａ，２ｂは、通常の描画デー
タを記録し出力するものであり、それぞれ１画面分の記
憶容量を有している。それぞれのメモリは、描画用と表
示用に交互に切り替えられて使用される。ダブルバッフ
ァリング方式のペン描画用のフレームメモリ３ａ，３ｂ
は、ペン描画用データを格納するメモリであり、それぞ
れ１画面分の記憶容量を有している。それぞれのメモリ
は、描画用と表示用に交互に切り替えられて使用され
る。
【００１１】ラインメモリ４は、ペン幅発生部５で生じ
る遅れ時間と同期をとるためのものである。ペン幅発生
部５は、１画素分のデータから複数画素幅のデータを発
生させるものである。ミキシング回路（ＭＩＸ）６は、
ラインメモリ４から出力される描画データと、ペン幅発
生部５から出力される描画データを合成するためのもの
である。タイミング信号発生部７は、ＧＣ１から出力さ
れる水平，垂直同期信号を基準として各ブロックに必要
なタイミング信号を発生させる。
る遅れ時間と同期をとるためのものである。ペン幅発生
部５は、１画素分のデータから複数画素幅のデータを発
生させるものである。ミキシング回路（ＭＩＸ）６は、
ラインメモリ４から出力される描画データと、ペン幅発
生部５から出力される描画データを合成するためのもの
である。タイミング信号発生部７は、ＧＣ１から出力さ
れる水平，垂直同期信号を基準として各ブロックに必要
なタイミング信号を発生させる。
【００１２】ペン幅発生部５は、図２に示すような構成
となっている。すなわち、描画データ１ライン分の記憶
容量を持つＦＩＦＯ形式のメモリ（ラインメモリ）１
０、２０，３０と、（ペン幅分−１）のシフト段数（本
実施例では２段）を有するシフトレジスタ４０と、オア
回路５０，６０を有している。
となっている。すなわち、描画データ１ライン分の記憶
容量を持つＦＩＦＯ形式のメモリ（ラインメモリ）１
０、２０，３０と、（ペン幅分−１）のシフト段数（本
実施例では２段）を有するシフトレジスタ４０と、オア
回路５０，６０を有している。
【００１３】ＧＣ１は、フレームメモリに描画する際、
通常の絵とペン描画をそれぞれ分けて出力し、描画す
る。特に、ペン描画用フレームメモリ３ａ，３ｂに書く
ときは、ペン幅を意識せず、１画素幅のラインで描画す
る。
通常の絵とペン描画をそれぞれ分けて出力し、描画す
る。特に、ペン描画用フレームメモリ３ａ，３ｂに書く
ときは、ペン幅を意識せず、１画素幅のラインで描画す
る。
【００１４】次に、ペン幅発生部５の動作を図２および
図３を用いて説明する。ペン描画専用のフレームメモリ
３ａ，３ｂからのデータは、ラインメモリ１０に記録さ
れ、そこから。（１ライン分の画素−１画素）分の遅れ
を持たされて読出される。その読出されたデータは、シ
フトレジスタ４０に入力されると同時に、オア回路５０
に出力される。一方、シフトレジスタ４０からは、入力
されたデータの１画素分および２画素分の遅れを持った
データが出力され、オア回路５０に入力される。この動
作により、オア回路５０の出力は図３に示すように、Ｇ
Ｃ１で描画した画素位置の前後に同じデータの画素が発
生した状態となっている。
図３を用いて説明する。ペン描画専用のフレームメモリ
３ａ，３ｂからのデータは、ラインメモリ１０に記録さ
れ、そこから。（１ライン分の画素−１画素）分の遅れ
を持たされて読出される。その読出されたデータは、シ
フトレジスタ４０に入力されると同時に、オア回路５０
に出力される。一方、シフトレジスタ４０からは、入力
されたデータの１画素分および２画素分の遅れを持った
データが出力され、オア回路５０に入力される。この動
作により、オア回路５０の出力は図３に示すように、Ｇ
Ｃ１で描画した画素位置の前後に同じデータの画素が発
生した状態となっている。
【００１５】次に、オア回路５０の出力は、ラインメモ
リ２０に入力されると同時に、オア回路６０に出力され
る。また、ラインメモリ２０の出力（１ライン遅延出
力）は、ラインメモリ３０に入力されると同時にオア回
路６０に出力される。このとき、ラインメモリ３０の出
力（２ライン遅延出力）もオア回路６０に入力される。
すなわち、オア回路６０の出力は、３ライン分のデータ
の論理和となる。したがって、図３の最下段に示すよう
に、ペン画等の水平の各ライン毎に、ペン幅のデータが
生成されたことになる。ペン幅発生部５の出力は、ミキ
シング回路６を介して表示回路（不図示）に出力され
る。出力タイミングは、フレームメモリから読み出され
るタイミングより１ライン遅れるため、表示回路でも１
ライン分の遅れを持たせて表示を行えば、正常な画面と
なる。
リ２０に入力されると同時に、オア回路６０に出力され
る。また、ラインメモリ２０の出力（１ライン遅延出
力）は、ラインメモリ３０に入力されると同時にオア回
路６０に出力される。このとき、ラインメモリ３０の出
力（２ライン遅延出力）もオア回路６０に入力される。
すなわち、オア回路６０の出力は、３ライン分のデータ
の論理和となる。したがって、図３の最下段に示すよう
に、ペン画等の水平の各ライン毎に、ペン幅のデータが
生成されたことになる。ペン幅発生部５の出力は、ミキ
シング回路６を介して表示回路（不図示）に出力され
る。出力タイミングは、フレームメモリから読み出され
るタイミングより１ライン遅れるため、表示回路でも１
ライン分の遅れを持たせて表示を行えば、正常な画面と
なる。
【００１６】以上の動作により、ＧＣ１が図４（ａ）の
ように、ペン描画専用のフレームメモリ３ａ，３ｂに１
画素分を描画すると、図４（ｂ）のように、自動的にペ
ン描画データが出力され、従来より高速なペン描画を実
現できる。
ように、ペン描画専用のフレームメモリ３ａ，３ｂに１
画素分を描画すると、図４（ｂ）のように、自動的にペ
ン描画データが出力され、従来より高速なペン描画を実
現できる。
【００１７】上述の実施例では、ペン幅を３画素とした
例であるが、シフトレジスタ４０の段数およびラインメ
モリの段数を変えることによって、種々のペン幅を実現
できる。
例であるが、シフトレジスタ４０の段数およびラインメ
モリの段数を変えることによって、種々のペン幅を実現
できる。
【００１８】
【発明の効果】以上説明したように本発明は、グラフィ
ックコントローラが１画素幅のラインを描画するだけ
で、実際には、複数画素幅のペン描画を行え、グラフィ
ックコントローラの負担を増やすことなく実質的な描画
速度を向上できる効果がある。
ックコントローラが１画素幅のラインを描画するだけ
で、実際には、複数画素幅のペン描画を行え、グラフィ
ックコントローラの負担を増やすことなく実質的な描画
速度を向上できる効果がある。
【図１】本発明のグラフィック表示装置の一実施例の構
成を示す図である。
成を示す図である。
【図２】ペン幅発生部５の具体的構成例を示す図であ
る。
る。
【図３】図２の回路の機能（動作）を説明するための図
である。
である。
【図４】（ａ），（ｂ）はそれぞれ、実施例における効
果（ペン描画例）を説明するための図である。
果（ペン描画例）を説明するための図である。
１ グラフィックコントローラ ２ａ，２ｂ 通常データ用フレームメモリ ３ａ，３ｂ ペン描画用フレームメモリ ４ ラインメモリ ５ ペン幅発生部 ６ ミキシング回路 ７ タイミング発生部
Claims (1)
- 【請求項１】グラフィックコントローラ（１）と、 このグラフィックコントローラによって１画素幅のペン
描画用データが書込まれる、ペン描画専用のフレームメ
モリ（３ａ，３ｂ）と、 このペン描画専用のフレームメモリから読出された１画
素幅のデータを受け、そのデータの他に、そのデータに
対応する表示画素の周辺の複数画素についてのデータを
生成して出力するペン幅発生手段（５）とを有すること
を特徴とするグラフィック表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329892A JPH05265441A (ja) | 1992-03-19 | 1992-03-19 | グラフィック表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329892A JPH05265441A (ja) | 1992-03-19 | 1992-03-19 | グラフィック表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265441A true JPH05265441A (ja) | 1993-10-15 |
Family
ID=13225273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329892A Pending JPH05265441A (ja) | 1992-03-19 | 1992-03-19 | グラフィック表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004254937A (ja) * | 2003-02-26 | 2004-09-16 | Nanao Corp | 画像表示装置およびそれに用いられる遊技機、並びにゲーム機 |
| WO2014174814A1 (ja) * | 2013-04-26 | 2014-10-30 | パナソニック株式会社 | 情報入力表示装置および情報入力表示方法 |
-
1992
- 1992-03-19 JP JP6329892A patent/JPH05265441A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004254937A (ja) * | 2003-02-26 | 2004-09-16 | Nanao Corp | 画像表示装置およびそれに用いられる遊技機、並びにゲーム機 |
| WO2014174814A1 (ja) * | 2013-04-26 | 2014-10-30 | パナソニック株式会社 | 情報入力表示装置および情報入力表示方法 |
| JPWO2014174814A1 (ja) * | 2013-04-26 | 2017-02-23 | パナソニック株式会社 | 情報入力表示装置および情報入力表示方法 |
| US9613444B2 (en) | 2013-04-26 | 2017-04-04 | Panasonic Corporation | Information input display device and information input display method |
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