JPS6154094A - 記憶装置 - Google Patents
記憶装置Info
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- JPS6154094A JPS6154094A JP59176448A JP17644884A JPS6154094A JP S6154094 A JPS6154094 A JP S6154094A JP 59176448 A JP59176448 A JP 59176448A JP 17644884 A JP17644884 A JP 17644884A JP S6154094 A JPS6154094 A JP S6154094A
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- terminal
- data
- address
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/142—Contactless power supplies, e.g. RF, induction, or IR
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は卓上電子計算機や各種情報処理装置に補助的な
外部メモリとして用いる着脱自在の記憶装置に関する。
外部メモリとして用いる着脱自在の記憶装置に関する。
従来の記憶装置の一例を第5図を用いて説明する。1は
11ピツトのバイナリカウンタによるアドレス設定器で
、端子R8Tをハイレベル電位(以下%HIと記載する
。)にすると端子Qo−Gh。
11ピツトのバイナリカウンタによるアドレス設定器で
、端子R8Tをハイレベル電位(以下%HIと記載する
。)にすると端子Qo−Gh。
が全てロウレベル電位(以下気LIと記載する。〕にな
シ、端子CLを%HIから%LIKするごとに端子Qo
=Qtoが設定する計数値(後述の記憶素子のアドレス
となる。)が1つづつ更新される02はシリアルに入力
したデータをパラレルに出力する8ピツトの第】のシフ
トレジスタで、端子OEが%H1のとき端子SIがらシ
リアルに入力されるデータ信号を端子CLK入カしたク
ロック信号の立ち上がシエツジによって読み込み、一時
記憶して端子Qo=Qyに設定する。なお、端子OEが
%L’のときは端子Qo=Qtはハイインピーダンス状
態となる。3は端子l1−Isにパラレルに入力される
データ信号を端子P/S を’H1にすることによシ
読み込み、端子P/S が%L1のとき端子CLに入
力されるクロック信号の立ち上がりに同期して端子Q8
からそのデータ信号をシリアルに出力する第2のシフト
レジスタである。
シ、端子CLを%HIから%LIKするごとに端子Qo
=Qtoが設定する計数値(後述の記憶素子のアドレス
となる。)が1つづつ更新される02はシリアルに入力
したデータをパラレルに出力する8ピツトの第】のシフ
トレジスタで、端子OEが%H1のとき端子SIがらシ
リアルに入力されるデータ信号を端子CLK入カしたク
ロック信号の立ち上がシエツジによって読み込み、一時
記憶して端子Qo=Qyに設定する。なお、端子OEが
%L’のときは端子Qo=Qtはハイインピーダンス状
態となる。3は端子l1−Isにパラレルに入力される
データ信号を端子P/S を’H1にすることによシ
読み込み、端子P/S が%L1のとき端子CLに入
力されるクロック信号の立ち上がりに同期して端子Q8
からそのデータ信号をシリアルに出力する第2のシフト
レジスタである。
4は0MO8構造のスタティックRA M (rand
omacsess memory )などによる2キロ
バイトの記憶容量の記憶素子で、アドレス端子A0〜A
goが夫々アドレス設定器1の端子Qo −Q 1o
K %データ端子Do−Drが夫々シフトレジスタ2の
端子Qo−Qγおよびシフトレジスタ3の端子Is〜工
8に接続されている。この記憶素子4は端子OEが%H
Is端子WEが%Llおよび端子C8が%HIのとき端
子Ao −As o Kよって設定されたアドレスに、
端子、)。−D7に設定されたデータを格納する。又、
端子OEが%L11端子WEが%H1および端子C8が
嘱Hkのとき、端子Ao −Al Oによって設定され
たアドレスに格納されているデニタを端子り。
omacsess memory )などによる2キロ
バイトの記憶容量の記憶素子で、アドレス端子A0〜A
goが夫々アドレス設定器1の端子Qo −Q 1o
K %データ端子Do−Drが夫々シフトレジスタ2の
端子Qo−Qγおよびシフトレジスタ3の端子Is〜工
8に接続されている。この記憶素子4は端子OEが%H
Is端子WEが%Llおよび端子C8が%HIのとき端
子Ao −As o Kよって設定されたアドレスに、
端子、)。−D7に設定されたデータを格納する。又、
端子OEが%L11端子WEが%H1および端子C8が
嘱Hkのとき、端子Ao −Al Oによって設定され
たアドレスに格納されているデニタを端子り。
〜D7から出力する。Tt−Tsは仁の記憶装@を補助
メモリなどとして用いる各極情報処理装置(詳細は後述
する。)と接続するための外部接続用端子で、端子Tl
tlシフトレジスタ3の端子QsK接続され、データ信
号を出力する。端子T、は各シフトレジスタ2,3の端
子CLK接続され、クロック信号を入力する。端子T3
はシフトレジスタ2の端子SIに接続され、データ信号
を入力する。端子T4はシフトレジスタ2の端子OE、
記憶素子4の端子OE、微分回路5′!i−構成するコ
ンデンサ5aの一端子およびナントゲート6の一入力端
子に夫々接続ぢれ、リード信号を入力する。端子T、は
記憶素子4の端子WEとナントゲート6のもう一方の入
力端子に接続され、ライト信号を入力する。
メモリなどとして用いる各極情報処理装置(詳細は後述
する。)と接続するための外部接続用端子で、端子Tl
tlシフトレジスタ3の端子QsK接続され、データ信
号を出力する。端子T、は各シフトレジスタ2,3の端
子CLK接続され、クロック信号を入力する。端子T3
はシフトレジスタ2の端子SIに接続され、データ信号
を入力する。端子T4はシフトレジスタ2の端子OE、
記憶素子4の端子OE、微分回路5′!i−構成するコ
ンデンサ5aの一端子およびナントゲート6の一入力端
子に夫々接続ぢれ、リード信号を入力する。端子T、は
記憶素子4の端子WEとナントゲート6のもう一方の入
力端子に接続され、ライト信号を入力する。
端子T6はアドレス設定器1の端子RS Tに接続され
、アドレスリセット信号を入力する。端子T7は同じく
端子CLに接続され、アドレスインクリメント信号を入
力する。端子Ts、Tsは電源端子である。又、微分回
路5の出力はインバータ7に入力され、その出力はシフ
トレジスタ3の端子P/Sに入力される。8は入力のプ
ルアップまたはプルダウン用のレジスタ、5bは微分回
路5のレジスタである。なお、記憶素子4の電源は内蔵
のバッテリ9によって供給され、メモリをバックアップ
し、それ以外の素子は端子Ta、Toからの電源が供給
される◇ 上記した従来装置の動作を第6図に示したタイムチャー
トに基づいて説明する。T1〜T7、C8P/S は夫
々同符号の端子の電圧波形を示す。例として、仁の記憶
装置を各種情報処理装置忙接続し、、その情報処理装置
からのデータを書き込む動作について説明する。まず、
端子T6から時刻t1に所定時間%Hlとなるアドレス
リセット信号を入力する。これKより、アドレス設定器
1の全端子Q0〜QtoK’ L #が設定される。次
に、時刻t2から端子Tx、Tsよシ夫々クロック信号
および8ビツトのデータ信号を入力する。これによシ、
シフトレジスタ2の端子Qo =Qt K入力したデー
タ信号が設定される。その後、時刻t3で端子T5から
所定時間−LIIとなるライト信号を入力すると、記憶
素子4の端子C8が同時にB1定時間%H1となシ、こ
れによシフトレジスタ2の1m 子Qo −Q7に設定
されたデータがその時設定されているアドレスに書き込
まれる。
、アドレスリセット信号を入力する。端子T7は同じく
端子CLに接続され、アドレスインクリメント信号を入
力する。端子Ts、Tsは電源端子である。又、微分回
路5の出力はインバータ7に入力され、その出力はシフ
トレジスタ3の端子P/Sに入力される。8は入力のプ
ルアップまたはプルダウン用のレジスタ、5bは微分回
路5のレジスタである。なお、記憶素子4の電源は内蔵
のバッテリ9によって供給され、メモリをバックアップ
し、それ以外の素子は端子Ta、Toからの電源が供給
される◇ 上記した従来装置の動作を第6図に示したタイムチャー
トに基づいて説明する。T1〜T7、C8P/S は夫
々同符号の端子の電圧波形を示す。例として、仁の記憶
装置を各種情報処理装置忙接続し、、その情報処理装置
からのデータを書き込む動作について説明する。まず、
端子T6から時刻t1に所定時間%Hlとなるアドレス
リセット信号を入力する。これKより、アドレス設定器
1の全端子Q0〜QtoK’ L #が設定される。次
に、時刻t2から端子Tx、Tsよシ夫々クロック信号
および8ビツトのデータ信号を入力する。これによシ、
シフトレジスタ2の端子Qo =Qt K入力したデー
タ信号が設定される。その後、時刻t3で端子T5から
所定時間−LIIとなるライト信号を入力すると、記憶
素子4の端子C8が同時にB1定時間%H1となシ、こ
れによシフトレジスタ2の1m 子Qo −Q7に設定
されたデータがその時設定されているアドレスに書き込
まれる。
次に、最初に曹き込んだデータが正しく記憶素子4に格
納されたか否かを確認するために、先程設定したアドレ
スのデータを外部の情報処理装置が読み出す動作を行う
。まず、時刻t4に端子T4から所定時間−LIとなる
リード信号を入力する。
納されたか否かを確認するために、先程設定したアドレ
スのデータを外部の情報処理装置が読み出す動作を行う
。まず、時刻t4に端子T4から所定時間−LIとなる
リード信号を入力する。
これによシ、記憶素子4の端子C8は同時に所定時間%
HIとなシ、シフトレジスタ3の端子P/Sにはこの制
御信号の立ち上がり時に図のようなパルスが入力される
。従って、記憶素子4の該当するデータが時刻t4にシ
フトレジスタ3にパラレルに入力される。その後、端子
T2から入力したクロック信号に応じてシフトレジスタ
3が読み込んだデータを端子TIからシリアルに出力す
る。外部の情報処理装置はこの読み出したデータと最初
に書き込んだデータとを照合し、一致していない場合は
警報などを発するが、一致している場合は以後アドレス
を更新し、次のデータを書き込む。アドレスを更新する
ためKは、時刻t5で端子T7がら所定時間1ILIと
なるアドレスインクリメント信号を入力する。これ罠よ
シ、アドレス設定器1の晶子Qo=Qtoに次のアドレ
スを指定する出方が設定される。以後は、このようにし
てアドレス設定器するととにデータを書き込んで行く。
HIとなシ、シフトレジスタ3の端子P/Sにはこの制
御信号の立ち上がり時に図のようなパルスが入力される
。従って、記憶素子4の該当するデータが時刻t4にシ
フトレジスタ3にパラレルに入力される。その後、端子
T2から入力したクロック信号に応じてシフトレジスタ
3が読み込んだデータを端子TIからシリアルに出力す
る。外部の情報処理装置はこの読み出したデータと最初
に書き込んだデータとを照合し、一致していない場合は
警報などを発するが、一致している場合は以後アドレス
を更新し、次のデータを書き込む。アドレスを更新する
ためKは、時刻t5で端子T7がら所定時間1ILIと
なるアドレスインクリメント信号を入力する。これ罠よ
シ、アドレス設定器1の晶子Qo=Qtoに次のアドレ
スを指定する出方が設定される。以後は、このようにし
てアドレス設定器するととにデータを書き込んで行く。
ところで、上記の従来装賀では、外部接続用の端子Tt
−Teと他の情報処理装置の端子とを電気的に接触させ
ることによって、電源や信号の授受を行っている。しか
し、補助メモリとして用いるこのような記憶装置は頻繁
に着脱が繰シ返されるため、端子の耐久性と信頼性に問
題があった。特に、厳しい環境条件下で使用される自動
車用装置として用いられる場合などは一層問題である。
−Teと他の情報処理装置の端子とを電気的に接触させ
ることによって、電源や信号の授受を行っている。しか
し、補助メモリとして用いるこのような記憶装置は頻繁
に着脱が繰シ返されるため、端子の耐久性と信頼性に問
題があった。特に、厳しい環境条件下で使用される自動
車用装置として用いられる場合などは一層問題である。
従って、本発明は電気的に接触する部分を全く持たfl
C電力や信号の授受が行える記憶装置を提供することを
目的とする。
C電力や信号の授受が行える記憶装置を提供することを
目的とする。
本発明に係る記憶装置は外部の給電装置と組み合せるこ
とによシ磁気回路が構成されてトランス結合を行い、こ
の給電装置から供給された交流電力を直流電力に変換す
る電源回路と、光信号から成るデータ信号と制御信号と
金堂元素子によって入力し、電気信号に変換する入力回
路と、データ信号を制御信号によって記憶素子に書き込
むとともにこの記憶素子の記憶しているデータを制御信
号によって読み出す制御回路と、記憶素子から読み出さ
れたデータ信号を発光素子によって光信号に変換して出
力する出力回路を備えたものである。
とによシ磁気回路が構成されてトランス結合を行い、こ
の給電装置から供給された交流電力を直流電力に変換す
る電源回路と、光信号から成るデータ信号と制御信号と
金堂元素子によって入力し、電気信号に変換する入力回
路と、データ信号を制御信号によって記憶素子に書き込
むとともにこの記憶素子の記憶しているデータを制御信
号によって読み出す制御回路と、記憶素子から読み出さ
れたデータ信号を発光素子によって光信号に変換して出
力する出力回路を備えたものである。
本発明による記憶装置を、これを補助メモリなどとして
用いる情報処理装置など釦接続すると、記憶装置の電源
回路とi報処理装#に特別に設けた給電装置とが密接す
ることによってトランス結合が構成され、記憶装置内へ
電力が供給される。
用いる情報処理装置など釦接続すると、記憶装置の電源
回路とi報処理装#に特別に設けた給電装置とが密接す
ることによってトランス結合が構成され、記憶装置内へ
電力が供給される。
この電力に基づき記憶装置内の各回路が作動し、入力回
路は情報処理装置の発光素子から送られてくる光信号を
受光素子によって受信し、電気信号に変換する。制御回
路は入力したデータ信号、制御信号に基づき記憶素子に
対してデータの耽み曹きを行い、出力回路は発光素子に
よって電気信号から成るデータ信号を光信号Kf換して
出力する。
路は情報処理装置の発光素子から送られてくる光信号を
受光素子によって受信し、電気信号に変換する。制御回
路は入力したデータ信号、制御信号に基づき記憶素子に
対してデータの耽み曹きを行い、出力回路は発光素子に
よって電気信号から成るデータ信号を光信号Kf換して
出力する。
この光信号は情報処理装置の受光素子例よって受信され
る。
る。
以下、本発明の実施例を図面に基づいて説明する。第1
図はその第1の実施例を示し、100が記憶装置、20
0は情報処理装置を示す。10a11aは各々磁性材料
から成るコアで、互いに密接して対向することによ)磁
気回路を構成する。
図はその第1の実施例を示し、100が記憶装置、20
0は情報処理装置を示す。10a11aは各々磁性材料
から成るコアで、互いに密接して対向することによ)磁
気回路を構成する。
10b、Ilbは各コア10a、11alC夫々巻回さ
れた1次コイルおよび2次コイル、】ocけ】次コイル
10bを励磁する励磁回路、11cは2次コイルllb
によって取シ出した交流電力を整流半溝し所定の直流電
源に変換する直流変換回路、12a−12gは各々発光
ダイオードである。
れた1次コイルおよび2次コイル、】ocけ】次コイル
10bを励磁する励磁回路、11cは2次コイルllb
によって取シ出した交流電力を整流半溝し所定の直流電
源に変換する直流変換回路、12a−12gは各々発光
ダイオードである。
発光ダイす−ド12aのアノードは一端が電源に接続さ
れたレジスタ8aの他端に、同じくカンードはトランジ
スタ13aのコレクタに、 トランジスタ13aのエ
ミッタはアースに、同じくペースは一端が接地されたレ
ジスタ8bの他端と一端がシフトレジスタ3の端子Qa
K接続されたレジスタ8cの他端に夫々接続され、これ
らによシフトレジスタ3の端子Qsからのデータ信号を
光信号に変換する回路を構成している。他の発光ダイオ
ード12b〜12gは発光ダイオード12aと同様の回
路構成を持ち(13bはトランジスタ〕、情報処理装置
200内の制御回路(図示せず)から送られてくる電気
信号を光信号に変換する。14a〜14gは夫々対向す
る発光ダイオード12a〜12gからの光信号を受信し
、電気信号に変換するフォトトランジスタでアシ、各フ
ォトトランジスタ14a〜14gのエミッタは各々接地
され、各コレクタは一端が電源電位に接続されたレジス
タ8dの他端および各制御回路の端子に接続されている
。即ち、フォトトランジスタ14&のコレクタは情報処
理装置200内の制御回路の入力端子に接続される。一
方、記憶装置1υ0内のフォトトランジスタ14bのコ
レクタは各シフトレジスタ2,3の端子CLに、フォト
トランジスタ14cのコレクタはシフトレジスタ2の端
子SIに、フォトトランジスタ14dのコレクタは倣分
回路5のコンデンサ5aの一端、シフトレジスタ2の端
子OE、記憶素子4の端子OEおよびナントゲート6の
一方の入力端子に、フォトトランジスタ14eのコレク
タは記憶素子4の端子WEおよびナントゲート6のもう
一方の入力端子に、フォトトランジスタ14fのコレク
タはアドレス設定器】の端子R8TK、 フォトトラン
ジスタ14gのコレクタは同じく端子CLK夫々接続さ
れている。
れたレジスタ8aの他端に、同じくカンードはトランジ
スタ13aのコレクタに、 トランジスタ13aのエ
ミッタはアースに、同じくペースは一端が接地されたレ
ジスタ8bの他端と一端がシフトレジスタ3の端子Qa
K接続されたレジスタ8cの他端に夫々接続され、これ
らによシフトレジスタ3の端子Qsからのデータ信号を
光信号に変換する回路を構成している。他の発光ダイオ
ード12b〜12gは発光ダイオード12aと同様の回
路構成を持ち(13bはトランジスタ〕、情報処理装置
200内の制御回路(図示せず)から送られてくる電気
信号を光信号に変換する。14a〜14gは夫々対向す
る発光ダイオード12a〜12gからの光信号を受信し
、電気信号に変換するフォトトランジスタでアシ、各フ
ォトトランジスタ14a〜14gのエミッタは各々接地
され、各コレクタは一端が電源電位に接続されたレジス
タ8dの他端および各制御回路の端子に接続されている
。即ち、フォトトランジスタ14&のコレクタは情報処
理装置200内の制御回路の入力端子に接続される。一
方、記憶装置1υ0内のフォトトランジスタ14bのコ
レクタは各シフトレジスタ2,3の端子CLに、フォト
トランジスタ14cのコレクタはシフトレジスタ2の端
子SIに、フォトトランジスタ14dのコレクタは倣分
回路5のコンデンサ5aの一端、シフトレジスタ2の端
子OE、記憶素子4の端子OEおよびナントゲート6の
一方の入力端子に、フォトトランジスタ14eのコレク
タは記憶素子4の端子WEおよびナントゲート6のもう
一方の入力端子に、フォトトランジスタ14fのコレク
タはアドレス設定器】の端子R8TK、 フォトトラン
ジスタ14gのコレクタは同じく端子CLK夫々接続さ
れている。
次に、上記構成の動作を説明する。記憶装置100を情
報処理装置200の所定位fiK固着するとコア]Oa
、llaが互いに密接対向し、磁気回路が構成される。
報処理装置200の所定位fiK固着するとコア]Oa
、llaが互いに密接対向し、磁気回路が構成される。
このトランス結合によって情報処理装置200から交R
電力が記憶装置】00へ供給され、直流変換回路11c
によって直流電源に変換され、各回路に供給される。
電力が記憶装置】00へ供給され、直流変換回路11c
によって直流電源に変換され、各回路に供給される。
一方、記憶装置1000発光ダイオード12aおよびフ
ォトトランジスタ14b〜14gは夫々情報処理装置2
00のフォトトランジスタ14aおよび発光ダイオード
12b〜12gと一対一に対向に、光信号の授受を行う
。例えば、発光ダイオード12bが発光している場合、
この元を受光するフォトトランジスタ14bはオンし、
そのコレクタ1jtL#となる。従って、第5図の端子
T2〜T7に発生する電位がフォトトランジスタ14b
〜14gの各コレクタに発生する電位に等しくなるよう
に発光ダイオード12b〜12gを駆動する。又、記憶
装置】000発光ダイオード12aはシフトレジスタ3
の端子喝の電位が%HIのときトランジスタ13aがオ
ンすることにより発光し、これKよシ情報処理装置20
0のフォトトランジスタ14aがオンし、そのコレクタ
が%LIKなる。従って、このような光信号の授受を行
えば、記憶装fllOOと情報処理装置200とを電気
的に非接触な状態に保ちながら従来同様に記憶素子4へ
のデータ書込みや記憶素子4からのデータ読み出しが可
能となる。
ォトトランジスタ14b〜14gは夫々情報処理装置2
00のフォトトランジスタ14aおよび発光ダイオード
12b〜12gと一対一に対向に、光信号の授受を行う
。例えば、発光ダイオード12bが発光している場合、
この元を受光するフォトトランジスタ14bはオンし、
そのコレクタ1jtL#となる。従って、第5図の端子
T2〜T7に発生する電位がフォトトランジスタ14b
〜14gの各コレクタに発生する電位に等しくなるよう
に発光ダイオード12b〜12gを駆動する。又、記憶
装置】000発光ダイオード12aはシフトレジスタ3
の端子喝の電位が%HIのときトランジスタ13aがオ
ンすることにより発光し、これKよシ情報処理装置20
0のフォトトランジスタ14aがオンし、そのコレクタ
が%LIKなる。従って、このような光信号の授受を行
えば、記憶装fllOOと情報処理装置200とを電気
的に非接触な状態に保ちながら従来同様に記憶素子4へ
のデータ書込みや記憶素子4からのデータ読み出しが可
能となる。
第2図および第3図は本発明の第2の実施例を示し、1
5は端子Eが%’Llの場合、端子A、Hのバイナリ入
力によ94本の出力端子Qo=Q3のうち任意の一本を
選択できるデコーダであシ、端子Eが%HIの場合端子
Q0〜Q、は%H1に設定される。この入出力の関係を
下表に示す。
5は端子Eが%’Llの場合、端子A、Hのバイナリ入
力によ94本の出力端子Qo=Q3のうち任意の一本を
選択できるデコーダであシ、端子Eが%HIの場合端子
Q0〜Q、は%H1に設定される。この入出力の関係を
下表に示す。
東はHまたはL
又、フォトトランジスタ14hのコレクタはデコーダ1
5の端子Aとシフトレジスタ2の端子5IIC,フォト
トランジスタ14iのコレクタはデコーダ15の端子B
と各シフトレジスタ2,3の端子CLに、フォトトラン
ジスタ14jのコレクタはデコーダ15の端子EK夫々
接続される。
5の端子Aとシフトレジスタ2の端子5IIC,フォト
トランジスタ14iのコレクタはデコーダ15の端子B
と各シフトレジスタ2,3の端子CLに、フォトトラン
ジスタ14jのコレクタはデコーダ15の端子EK夫々
接続される。
デコーダ15のリード信号を出力する端子Qoは第5図
の端子T4に相当し、シフトレジスタ2の端子OE、記
憶素子4の端子OE、微分回路5のコンデンサ5aの一
端子およびナントゲート6の一入力端子に接続される。
の端子T4に相当し、シフトレジスタ2の端子OE、記
憶素子4の端子OE、微分回路5のコンデンサ5aの一
端子およびナントゲート6の一入力端子に接続される。
ライト信号を出力する端子Q1は第5図の端子T5に相
当し、記憶素子4の端子WEとナントゲート6の他方の
入力端子に接続される。アドレスリセット信号を出力す
る端子Q2は第5図の端子T6に相当し、インバータ1
6の入力端子に接続され、その出力端子はアドレス設定
器1の端子R3Tに接続される。アドレスインクリメン
ト信号を出力する端子らは第5図の端子TyK相当し、
アドレス設定器】の端子CLに接続される。尚、情報処
理装WL200には記憶装置100の各フォトトランジ
スタx4h−>4jに夫々対応した発光ダイオード12
h〜12jが設けられ゛ている。
当し、記憶素子4の端子WEとナントゲート6の他方の
入力端子に接続される。アドレスリセット信号を出力す
る端子Q2は第5図の端子T6に相当し、インバータ1
6の入力端子に接続され、その出力端子はアドレス設定
器1の端子R3Tに接続される。アドレスインクリメン
ト信号を出力する端子らは第5図の端子TyK相当し、
アドレス設定器】の端子CLに接続される。尚、情報処
理装WL200には記憶装置100の各フォトトランジ
スタx4h−>4jに夫々対応した発光ダイオード12
h〜12jが設けられ゛ている。
上記した第2実施例の動作を第3図によって説明する。
第3図において、Tt + A+ n HE I QO
〜Q3は同符号の各端子の電圧波形を示す。まず、時刻
t6において、端子A、Bから夫々%LI。
〜Q3は同符号の各端子の電圧波形を示す。まず、時刻
t6において、端子A、Bから夫々%LI。
%HIを入力し、時刻1.で端子Eから所定時間1LI
を入力する。これKよシ、デコーダ15の端子Q2が所
定時間1Llのアドレスリセット信号を出力し、゛アド
レス設定器1がリセットされ、その全端子Qo=Qxo
K%Llが設定される。次に、時刻t2から端子A、B
よシ夫々データ信号およびクロック信号を入力し、その
後端子A、Bを夫々%HI1%LIに設定し、時刻t3
において端子Eから所定時間%L1を入力する。これに
ょシ、デコーダ15の端子Qsが所定時1S81%LI
のライト信号を出力し、記憶素子4にデータが書き込ま
れる。
を入力する。これKよシ、デコーダ15の端子Q2が所
定時間1Llのアドレスリセット信号を出力し、゛アド
レス設定器1がリセットされ、その全端子Qo=Qxo
K%Llが設定される。次に、時刻t2から端子A、B
よシ夫々データ信号およびクロック信号を入力し、その
後端子A、Bを夫々%HI1%LIに設定し、時刻t3
において端子Eから所定時間%L1を入力する。これに
ょシ、デコーダ15の端子Qsが所定時1S81%LI
のライト信号を出力し、記憶素子4にデータが書き込ま
れる。
次に1端子A、Bを共に%LIに設定し、時刻t4で端
子Eから所定時間%Llを入力する。これKよシ、デコ
ーダ15の端子Qoが所定時間%Llのリード信号を出
力し、記憶素子4がらデータが読み出され、シフトレジ
スタ3に一時記憶される。
子Eから所定時間%Llを入力する。これKよシ、デコ
ーダ15の端子Qoが所定時間%Llのリード信号を出
力し、記憶素子4がらデータが読み出され、シフトレジ
スタ3に一時記憶される。
その後、端子Bからクロック信号を入力し、端子TIか
らこのデータを出力する。次に、時刻t7で端子A、B
を共に%HIに設定し、時刻tsで端子Eから所定時間
*Lztl−人力する。これにより、デコーダ9の端子
Q3が所定時間−Llのアドレスインクリメント信号を
出力し、アドレス設定器】の設定アドレスが更新される
。以後はアドレスを更新するごとにデータを記5!、素
子4に書き込んでゆく。
らこのデータを出力する。次に、時刻t7で端子A、B
を共に%HIに設定し、時刻tsで端子Eから所定時間
*Lztl−人力する。これにより、デコーダ9の端子
Q3が所定時間−Llのアドレスインクリメント信号を
出力し、アドレス設定器】の設定アドレスが更新される
。以後はアドレスを更新するごとにデータを記5!、素
子4に書き込んでゆく。
上記の第2の実施例においては、トランス結合による電
力の伝送および光信号の授受については第1の実施例と
同様の効果を有し、またデコーダ15を用いることKよ
シフオドトランジスタを用いた入力回路数を減らすこと
ができるため記憶装置】00と情報処理装置200との
光結合を行う部分が少なくなり、装置の小形化が達成で
きる。
力の伝送および光信号の授受については第1の実施例と
同様の効果を有し、またデコーダ15を用いることKよ
シフオドトランジスタを用いた入力回路数を減らすこと
ができるため記憶装置】00と情報処理装置200との
光結合を行う部分が少なくなり、装置の小形化が達成で
きる。
第4図は本発明の第3の実施例を示し、17はバッテリ
9でバックアップできる記憶素子(RA/i)4を内蔵
したワンテッグマイクロコンピュータ、1′8は撮動子
である。この実施例では1個のフォトトランジスタ14
kによって制御信号とデータ信号を含む光信号を受信し
、マイクロコンピュータ174C入力し、発光ダイオー
ド12aはマイクロコンピュータ17の出力信号に基づ
いて駆動される。マイクロコンピュータ17に入力され
る信号線は一本であるが、データ信号や各種制御信号を
特別に符号化すればそれらを識別することは容易にでき
る。従って、この実施例ではさらに入力回路を少なくで
き、制御回路や記憶素子4もワンチップのマイクロコン
ピュータ17で構成できるため、装置を一層小形にする
ことができる。
9でバックアップできる記憶素子(RA/i)4を内蔵
したワンテッグマイクロコンピュータ、1′8は撮動子
である。この実施例では1個のフォトトランジスタ14
kによって制御信号とデータ信号を含む光信号を受信し
、マイクロコンピュータ174C入力し、発光ダイオー
ド12aはマイクロコンピュータ17の出力信号に基づ
いて駆動される。マイクロコンピュータ17に入力され
る信号線は一本であるが、データ信号や各種制御信号を
特別に符号化すればそれらを識別することは容易にでき
る。従って、この実施例ではさらに入力回路を少なくで
き、制御回路や記憶素子4もワンチップのマイクロコン
ピュータ17で構成できるため、装置を一層小形にする
ことができる。
尚、上記各実施例では記憶素子4として、情報処理装置
200から給電されない場合にもバッテリ9でバックア
ップされるRAMtl−用いたが、これに限らず例えば
不揮発性のRAMを用いても良い。
200から給電されない場合にもバッテリ9でバックア
ップされるRAMtl−用いたが、これに限らず例えば
不揮発性のRAMを用いても良い。
以上のように本発明においては、外部の給電装置と組み
合わされることKよシ磁気回路が構成されてトランス結
合を行い、給電装置から供給される交流電力を直流電力
に変換する電源回路と、光信号から成るデータ信号と制
御信号とを受光素子によって入力し、電気信号に変換す
る入力回路と、データ信号を制御信号によって記憶素子
に1゜き込むとともにこの誉き込まれたデータを制御信
号によって読み出す制御回路と、読み出されたデータ信
号を発光素子によって光信号に変換して出力する出力回
路を備えておシ、外部の装置と電気的に非接触な状態で
電力の受給と信号の授受を行うことができる。従って、
本発明の記憶装置を外部装置に頻繁に着脱しても端子の
耐久性と信頼性に問題を生じることはない。
合わされることKよシ磁気回路が構成されてトランス結
合を行い、給電装置から供給される交流電力を直流電力
に変換する電源回路と、光信号から成るデータ信号と制
御信号とを受光素子によって入力し、電気信号に変換す
る入力回路と、データ信号を制御信号によって記憶素子
に1゜き込むとともにこの誉き込まれたデータを制御信
号によって読み出す制御回路と、読み出されたデータ信
号を発光素子によって光信号に変換して出力する出力回
路を備えておシ、外部の装置と電気的に非接触な状態で
電力の受給と信号の授受を行うことができる。従って、
本発明の記憶装置を外部装置に頻繁に着脱しても端子の
耐久性と信頼性に問題を生じることはない。
第1図は本発明装置の第1実施例における回路図、第2
図および第3図は夫々本発明装置の第2実施例における
回路図およびタイムチャート、第4図は本発明装置の第
3実施例における概略回路図、第5図および第6図は夫
々従来装置の回路図およびタイムチャートである。 1・・・アドレス設定器、2・・・第1シフトレジスタ
、3・・・第2シフトレジスタ、4・・・記憶素子、1
0a。 11a・−コア、10b、llb・ :l;lイル、]
Oc・・・励磁回路、11c・・・直流変換回路、12
a〜12k・・・発光ダイオード、14a〜14k・・
・フォトトランジスタ、15・・・デコーダ、17・・
・マイクロコンピュータ。 尚、図中同一符号は同−又は相当部分を示す。
図および第3図は夫々本発明装置の第2実施例における
回路図およびタイムチャート、第4図は本発明装置の第
3実施例における概略回路図、第5図および第6図は夫
々従来装置の回路図およびタイムチャートである。 1・・・アドレス設定器、2・・・第1シフトレジスタ
、3・・・第2シフトレジスタ、4・・・記憶素子、1
0a。 11a・−コア、10b、llb・ :l;lイル、]
Oc・・・励磁回路、11c・・・直流変換回路、12
a〜12k・・・発光ダイオード、14a〜14k・・
・フォトトランジスタ、15・・・デコーダ、17・・
・マイクロコンピュータ。 尚、図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)外部の給電装置と組み合わされることにより磁気
回路が構成されてトランス結合を行い、この給電装置か
ら供給される交流電力を直流電力に変換する電源回路と
、光信号から成るデータ信号と制御信号とを受光素子に
よつて入力し、電気信号に変換する入力回路と、データ
信号を制御信号によつて記憶素子に書き込むとともに記
憶素子が記憶しているデータを制御信号によつて読み出
す制御回路と、記憶素子から読み出されたデータ信号を
発光素子によつて光信号に変換して出力する出力回路を
備えたことを特徴とする記憶装置。 - (2)前記受光素子は第1、第2および第3の受光素子
から成り、前記制御回路は前記電気信号の組み合せを解
読してリード信号、ライト信号、アドレスリセット信号
およびアドレスインクリメント信号を出力するデコーダ
と、アドレスリセット信号によつて初期値に設定される
とともにアドレスインクリメント信号の入力ごとにアド
レスを1番地づつ更新しながら設定しその信号を出力す
るアドレス設定器と、第1および第2の受光素子の一方
の受光素子からシリアルに入力されるデータ信号を他方
の受光素子から入力されるクロック信号に同期して読み
込み一時記憶する第1シフトレジスタと、アドレス設定
器によつて指定されたアドレスに第1シフトレジスタで
一時記憶したデータをライト信号によって記憶素子にパ
ラレルに書込むとともにアドレス設定器によつて指定さ
れたアドレスに記憶している記憶素子のデータをリード
信号によつてパラレルに読み出す回路と、記憶素子から
読み出されたデータ信号を一時記憶し、第1および第2
の受光素子の一方の受光素子から入力されるクロック信
号に同期してこのデータ信号をシリアルに出力する第2
のシフトレジスタから構成し、この第2のシフトレジス
タからのデータ信号を出力回路によつて光信号に変換す
るようにしたことを特徴とする特許請求の範囲第1項記
載の記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176448A JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
DE19853530217 DE3530217A1 (de) | 1984-08-23 | 1985-08-23 | Speichereinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176448A JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6154094A true JPS6154094A (ja) | 1986-03-18 |
Family
ID=16013880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59176448A Pending JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS6154094A (ja) |
DE (1) | DE3530217A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3733012A1 (de) * | 1987-09-30 | 1989-04-13 | Thomson Brandt Gmbh | Speicheranordnung |
US5229652A (en) * | 1992-04-20 | 1993-07-20 | Hough Wayne E | Non-contact data and power connector for computer based modules |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3125783C2 (de) * | 1981-06-30 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung für logische Verknüpfungsglieder eines ternären Zahlensystems |
-
1984
- 1984-08-23 JP JP59176448A patent/JPS6154094A/ja active Pending
-
1985
- 1985-08-23 DE DE19853530217 patent/DE3530217A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
DE3530217A1 (de) | 1986-02-27 |
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