JP5244233B2 - 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法 - Google Patents
同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法 Download PDFInfo
- Publication number
- JP5244233B2 JP5244233B2 JP2011512430A JP2011512430A JP5244233B2 JP 5244233 B2 JP5244233 B2 JP 5244233B2 JP 2011512430 A JP2011512430 A JP 2011512430A JP 2011512430 A JP2011512430 A JP 2011512430A JP 5244233 B2 JP5244233 B2 JP 5244233B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- comparators
- sub
- clock phase
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
tap=タップ数
i=グローバルインターリーブ数
j=サブレベルインターリーブ数
T=マスタークロック周期
tcq=フリップフロップのqに対する遅延
tsu=フリップフロップのセットアップ時間
tmux=マルチプレクサ遅延
tcomp=コンパレータ遅延
ccomp=コンパレータ容量
cwire=配線容量
i=2とすると、以下の式は同期タイミング再設定アナログ−デジタルコンバータに関連する時定数を表す
Tcomp+tsu<jT (1)
tcq+(j+t−1)*tmux+tsu<(j+1)T (2)
再び、i=2について、回路要素数は、
DAC数=2tap
コンパレータ数=2j*2tap
フリップフロップ数=2j*(2tap+1)
マルチプレクサ数=2j*(2tap−11)
となる。
回路に対する入力容量が以下の式によって計算される。
入力容量=2j*2tap*ccomp+f(cwire)
iに対する他の値も可能であるが、i=2と設定することで入力容量が最小となる。さらに、iが増加すると比較を実行するのに許容されるエッジからエッジの期間が増加するが(上記式(1)参照)、フリップフロップについて許容されるエッジからエッジの期間は増加しない(上記式(2)参照)。
Claims (20)
- タイミング再設定アナログ−デジタルコンバータの回路であって、該回路は、
第1のセットのサブレベルインターリーブ部であって、
第1のクロック位相に同期される第1のセットのコンパレータを含む、第1のサブレベルインターリーブ部、
第2のクロック位相に同期される第2のセットのコンパレータを含む、第2のサブレベルインターリーブ部
を含む第1のセットのサブレベルインターリーブ部、
第2のセットのサブレベルインターリーブ部であって
第3のクロック位相に同期される第3のセットのコンパレータを含む、第3のサブレベルインターリーブ部、
第4のクロック位相に同期される第4のセットのコンパレータを含む、第4のサブレベルインターリーブ部
を含む第2のセットのサブレベルインターリーブ部、及び
グローバルインターリーブ部であって、該グローバルインターリーブ部は前記第2のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第1のセットのコンパレータのうちの1つを選択し、該グローバルインターリーブ部は前記第1のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第3のセットのコンパレータのうちの1つを選択する、グローバルインターリーブ部
を備えた回路。 - 請求項1の回路において、前記第1のサブレベルインターリーブ部及び前記第2のサブレベルインターリーブ部の出力が前記第3のクロック位相に同期される、回路。
- 請求項2の回路において、前記第3のサブレベルインターリーブ部及び前記第4のサブレベルインターリーブ部の出力が前記第1のクロック位相に同期される、回路。
- 請求項3の回路において、前記第2のセットのサブレベルインターリーブ部の出力は前記第1のクロック位相に同期される前記第4のサブレベルインターリーブ部の出力であり、前記第1のセットのサブレベルインターリーブ部の出力は前記第3のクロック位相に同期される前記第2のサブレベルインターリーブ部の出力である、回路。
- 請求項1の回路において、前記回路がさらに複数の基準電圧を備え、前記複数の基準電圧の各々が前記第1のセットのコンパレータ、前記第2のセットのコンパレータ、前記第3のセットのコンパレータ及び前記第4のセットのコンパレータの各々におけるそれぞれのコンパレータに供給される、回路。
- 請求項5の回路において、前記基準電圧が、各々が異なるプログラム可能なデジタル値を受けるそれぞれのデジタル−アナログコンバータによって生成される、回路。
- 請求項6の回路において、前記プログラム可能なデジタル値がルックアップテーブルに保持される、回路。
- 請求項1の回路において、前記第1のセットのコンパレータからの出力が、前記第3のクロック位相を用いてクロック処理されるレジスタに供給され、該レジスタからの出力の1つが前記第2のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいてマルチプレクサによって選択される、回路。
- 請求項8の回路において、前記マルチプレクサが第1のマルチプレクサであり、前記レジスタが第1のレジスタであり、前記第2のセットのコンパレータからの出力が、前記第4のクロック位相を用いてクロック処理される第2のレジスタに供給され、該第2のレジスタからの出力の1つが前記第1のマルチプレクサからの出力に少なくとも一部は基づいて第2のマルチプレクサによって選択される、回路。
- 請求項1の回路において、前記第3のセットのコンパレータからの出力が、前記第1のクロック位相を用いてクロック処理されるレジスタに供給され、該レジスタからの出力の1つが前記第1のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいてマルチプレクサによって選択される、回路。
- 請求項10の回路において、前記マルチプレクサが第1のマルチプレクサであり、前記レジスタが第1のレジスタであり、前記第4のセットのコンパレータからの出力が、前記第2のクロック位相を用いてクロック処理される第2のレジスタに供給され、該第2のレジスタからの出力の1つが前記第1のマルチプレクサからの出力に少なくとも一部は基づいて第2のマルチプレクサによって選択される、回路。
- アナログ−デジタル変換のための方法であって、
第1のセットのコンパレータを用いて第1のセットのアナログ−デジタル変換を行うステップ、
第2のセットのコンパレータを用いて第2のセットのアナログ−デジタル変換を行うステップ、
第3のセットのコンパレータを用いて第3のセットのアナログ−デジタル変換を行うステップ、
第4のセットのコンパレータを用いて第4のセットのアナログ−デジタル変換を行うステップ、
第1の選択結果を供給するために、第1の記憶結果に少なくとも一部は基づいて前記第1のセットのアナログ−デジタル変換から結果を選択するステップ、
第2の選択結果を供給するために、前記第1の選択結果に少なくとも一部は基づいて前記第2のセットのアナログ−デジタル変換から結果を選択するステップ、
第3の選択結果を供給するために、第2の記憶結果に少なくとも一部は基づいて前記第3のセットのアナログ−デジタル変換から結果を選択するステップ、
第4の選択結果を供給するために、前記第3の選択結果に少なくとも一部は基づいて前記第4のセットのアナログ−デジタル変換から結果を選択するステップ、
前記第1の記憶結果を供給するために前記第4の選択結果を記憶するステップ、及び
前記第2の記憶結果を供給するために前記第2の選択結果を記憶するステップ
を備える方法。 - 請求項12の方法において、前記第1のセットのアナログ−デジタル変換を行うステップが第1のクロック位相に同期され、前記第2のセットのアナログ−デジタル変換を行うステップが第2のクロック位相に同期され、前記第3のセットのアナログ−デジタル変換を行うステップが第3のクロック位相に同期され、前記第4のセットのアナログ−デジタル変換を行うステップが第4のクロック位相に同期される、方法。
- 請求項12の方法において、前記第4の選択結果を記憶するステップが前記第1のクロック位相に同期され、前記第2の選択結果を記憶するステップが前記第3のクロック位相に同期される、方法。
- 通信システムであって、
タイミング再設定アナログ−デジタルコンバータを含む受信機を備え、該タイミング再設定アナログ−デジタルコンバータが、
第1のセットのサブレベルインターリーブ部であって、
第1のクロック位相に同期される第1のセットのコンパレータを含む、第1のサブレベルインターリーブ部、
第2のクロック位相に同期される第2のセットのコンパレータを含む、第2のサブレベルインターリーブ部
を含む第1のセットのサブレベルインターリーブ部、
第2のセットのサブレベルインターリーブ部であって
第3のクロック位相に同期される第3のセットのコンパレータを含む、第3のサブレベルインターリーブ部、
第4のクロック位相に同期される第4のセットのコンパレータを含む、第4のサブレベルインターリーブ部
を含む第2のセットのサブレベルインターリーブ部、及び
グローバルインターリーブ部であって、該グローバルインターリーブ部が前記第2のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第1のセットのコンパレータのうちの1つを選択し、該グローバルインターリーブ部が前記第1のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて前記第3のセットのコンパレータのうちの1つを選択する、グローバルインターリーブ部
を含む、システム。 - 請求項15のシステムであって、送信機及び媒体を含み、該送信機から該媒体を介して該受信機に情報が供給される、システム。
- 請求項16のシステムにおいて、該システムが記憶システムであり、前記媒体が記憶媒体であるシステム。
- 請求項16のシステムにおいて、該システムが無線通信システムであり、前記媒体が無線通信媒体であるシステム。
- 請求項15のシステムにおいて、前記第1のセットのコンパレータからの出力が、前記第3のクロック位相を用いてクロック処理される第1のレジスタに供給され、該第1のレジスタからの出力の1つが前記第2のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて第1のマルチプレクサによって選択され、該第1のマルチプレクサからの出力が、該第3のクロック位相を用いてクロック処理される第3のレジスタに供給され、前記第2のセットのコンパレータからの出力が、前記第4のクロック位相を用いてクロック処理される第2のレジスタに供給され、該第2のレジスタからの出力の1つが該第1のマルチプレクサからの出力に少なくとも一部は基づいて第2のマルチプレクサによって選択され、該第2のマルチプレクサからの出力が、該第3のクロック位相を用いてクロック処理される第4のレジスタに供給される、システム。
- 請求項15のシステムにおいて、前記第3のセットのコンパレータからの出力が、前記第1のクロック位相を用いてクロック処理される第1のレジスタに供給され、該第1のレジスタからの出力の1つが前記第1のセットのサブレベルインターリーブ部からの出力に少なくとも一部は基づいて第1のマルチプレクサによって選択され、該第1のマルチプレクサからの出力が、該第1のクロック位相を用いてクロック処理される第3のレジスタに供給され、前記第2のセットのコンパレータからの出力が、前記第2のクロック位相を用いてクロック処理される第2のレジスタに供給され、該第2のレジスタからの出力の1つが該第1のマルチプレクサからの出力に少なくとも一部は基づいて第2のマルチプレクサによって選択され、該第2のマルチプレクサからの出力が、該第1のクロック位相を用いてクロック処理される第4のレジスタに供給される、システム。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2008/066060 WO2009148457A1 (en) | 2008-06-06 | 2008-06-06 | Systems and methods for synchronous, retimed analog to digital conversion |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011523293A JP2011523293A (ja) | 2011-08-04 |
JP5244233B2 true JP5244233B2 (ja) | 2013-07-24 |
Family
ID=41398371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011512430A Expired - Fee Related JP5244233B2 (ja) | 2008-06-06 | 2008-06-06 | 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7956790B2 (ja) |
EP (1) | EP2198519A4 (ja) |
JP (1) | JP5244233B2 (ja) |
KR (1) | KR20110033101A (ja) |
CN (1) | CN101821951B (ja) |
TW (1) | TWI448085B (ja) |
WO (1) | WO2009148457A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8096091B2 (en) * | 2009-03-10 | 2012-01-17 | Cristina james | Plank precision spacing device |
US9014313B2 (en) | 2012-02-07 | 2015-04-21 | Lsi Corporation | Error signature analysis for data and clock recovery in a communication system |
US8615062B2 (en) | 2012-02-07 | 2013-12-24 | Lsi Corporation | Adaptation using error signature analysis in a communication system |
US8923382B2 (en) | 2012-03-16 | 2014-12-30 | Lsi Corporation | Tap adaptation with a fully unrolled decision feedback equalizer |
US8982941B2 (en) | 2012-03-16 | 2015-03-17 | Lsi Corporation | Predictive selection in a fully unrolled decision feedback equalizer |
CN104124969A (zh) * | 2013-04-26 | 2014-10-29 | 上海华虹宏力半导体制造有限公司 | 流水线模数转换器 |
FR3043477B1 (fr) * | 2015-11-10 | 2017-11-24 | E2V Semiconductors | Procede de synchronisation de convertisseurs de donnees par un signal transmis de proche en proche |
WO2021202618A1 (en) * | 2020-03-30 | 2021-10-07 | Sitrus Technology | Adc having adjustable threshold levels for pam signal processing |
Family Cites Families (72)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4686617A (en) | 1986-06-06 | 1987-08-11 | Rca Corporation | Current limited constant frequency dc converter |
US4672518A (en) | 1986-07-30 | 1987-06-09 | American Telephone And Telegraph Co., At&T Bell Labs | Current mode control arrangement with load dependent ramp signal added to sensed current waveform |
US5173698A (en) | 1986-12-24 | 1992-12-22 | Zdzislaw Gulczynski | Flash analog-to-digital converter with integrating input stage |
US5510745A (en) | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
US4837495A (en) | 1987-10-13 | 1989-06-06 | Astec U.S.A. (Hk) Limited | Current mode converter with controlled slope compensation |
JPH01106526A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | Ad変換器 |
US4885674A (en) | 1988-03-28 | 1989-12-05 | Varga Ljubomir D | Synthesis of load-independent switch-mode power converters |
JPH01318431A (ja) | 1988-06-20 | 1989-12-22 | Toshiba Corp | アナログ/ディジタル変換回路 |
US5072221A (en) | 1988-08-04 | 1991-12-10 | Signal Processing Technologies, Inc. | Error limiting analog to digital converter |
US5182477A (en) | 1990-03-22 | 1993-01-26 | Silicon Systems, Inc. | Bipolar tunable transconductance element |
JPH0456519A (ja) | 1990-06-26 | 1992-02-24 | Mitsubishi Electric Corp | A/d変換器 |
JPH04129354A (ja) | 1990-09-20 | 1992-04-30 | Fujitsu Ltd | サービス要求調停制御方式 |
JP2669213B2 (ja) * | 1991-09-05 | 1997-10-27 | 日本電気株式会社 | 直並列型アナログ/デジタル変換器 |
JPH05218867A (ja) * | 1992-02-03 | 1993-08-27 | Advantest Corp | 2個のアナログ・ディジタル・コンバータをインターリーブ動作させる高速波形ディジタイザ |
EP0608933B1 (en) | 1993-01-26 | 1998-06-17 | Koninklijke Philips Electronics N.V. | Differential amplifier with high common-mode rejection |
US5296856A (en) | 1993-03-04 | 1994-03-22 | Mantong Frank L | Window tracking ADC |
US5450085A (en) * | 1993-08-31 | 1995-09-12 | Advanced Micro Devices, Inc. | Method and apparatus for high speed analog to digital conversion using multiplexed flash sections |
US5809060A (en) | 1994-02-17 | 1998-09-15 | Micrilor, Inc. | High-data-rate wireless local-area network |
JPH0823277A (ja) * | 1994-07-05 | 1996-01-23 | Matsushita Electric Ind Co Ltd | アナログ−デジタル変換器及びデジタル−アナログ変換器 |
JP2835299B2 (ja) | 1995-07-25 | 1998-12-14 | 東光株式会社 | 自励式dc−dcコンバータ |
US5734297A (en) | 1996-03-29 | 1998-03-31 | Philips Electronics North America Corporation | Rail-to-rail input stages with constant gm and constant common-mode output currents |
US5801564A (en) | 1996-06-28 | 1998-09-01 | Symbios, Inc. | Reduced skew differential receiver |
US5789973A (en) | 1996-09-04 | 1998-08-04 | Motorola, Inc. | Resistorless operational transconductance amplifier circuit |
JPH10285037A (ja) | 1997-04-10 | 1998-10-23 | Mitsubishi Electric Corp | アナログ−デジタル変換回路 |
US5929705A (en) | 1997-04-15 | 1999-07-27 | Fairchild Semiconductor Corporation | CMOS rail-to-rail input/output amplifier |
US5861829A (en) * | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
US5936466A (en) | 1997-08-04 | 1999-08-10 | International Business Machines Corporation | Differential operational transconductance amplifier |
DE19740193C1 (de) | 1997-09-12 | 1999-03-11 | Siemens Ag | Integriertes Tiefpaßfilter |
JPH11103253A (ja) | 1997-09-29 | 1999-04-13 | Nec Corp | アナログ−デジタル変換器 |
US6002356A (en) | 1997-10-17 | 1999-12-14 | Microchip Technology Incorporated | Power saving flash A/D converter |
TW381373B (en) | 1997-12-31 | 2000-02-01 | Ind Tech Res Inst | Virtual two-phase current mode analog-digital converter |
US6111467A (en) | 1998-05-04 | 2000-08-29 | Tritech Microelectronics, Ltd. | Circuit for time constant tuning of gm-C filters |
US6081219A (en) | 1998-05-05 | 2000-06-27 | Lucent Technology, Inc. | Power saving arrangement for a flash A/D converter |
JP2000059220A (ja) | 1998-08-03 | 2000-02-25 | Mitsubishi Electric Corp | アナログ/ディジタル変換器制御方法 |
WO2000044098A1 (en) | 1999-01-19 | 2000-07-27 | Steensgaard Madsen Jesper | Residue-compensating a / d converter |
US6373423B1 (en) | 1999-12-14 | 2002-04-16 | National Instruments Corporation | Flash analog-to-digital conversion system and method with reduced comparators |
JP4178702B2 (ja) | 1999-12-28 | 2008-11-12 | ソニー株式会社 | 差動増幅器、コンパレータ、及びa/dコンバータ |
US6744432B1 (en) | 2000-03-17 | 2004-06-01 | Ati International Srl | Method and apparatus for determining a representative Z values in a video graphics system |
US6605993B2 (en) | 2000-05-16 | 2003-08-12 | Fujitsu Limited | Operational amplifier circuit |
US6717945B1 (en) | 2000-06-19 | 2004-04-06 | Northrop Grumman Corporation | Queue size arbitration method and apparatus to enhance performance of crossbar cell switch |
US6404372B1 (en) | 2000-08-10 | 2002-06-11 | National Semiconductor Corporation | Asynchronous A/D converter with moving window |
US6404374B1 (en) | 2000-10-13 | 2002-06-11 | Topic Semiconductor Corp. | Comparator circuit for analog-to-digital converter |
US6556081B2 (en) | 2000-12-15 | 2003-04-29 | Texas Instruments Incorporated | Single-ended, ultra low voltage class AB power amplifier architecture having a common-mode feedback quiescent current control circuit |
US6580382B2 (en) | 2001-05-11 | 2003-06-17 | Mstar Semiconductor, Inc. | Programmable gain analog-to-digital converter |
US6975682B2 (en) | 2001-06-12 | 2005-12-13 | Raytheon Company | Multi-bit delta-sigma analog-to-digital converter with error shaping |
JP4680448B2 (ja) | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
US6563445B1 (en) | 2001-11-28 | 2003-05-13 | Analog Devices, Inc. | Self-calibration methods and structures for pipelined analog-to-digital converters |
US7333580B2 (en) | 2002-01-28 | 2008-02-19 | Broadcom Corporation | Pipelined parallel processing of feedback loops in a digital circuit |
US6816101B2 (en) | 2002-03-08 | 2004-11-09 | Quelian, Inc. | High-speed analog-to-digital converter using a unique gray code |
US6756841B2 (en) | 2002-03-15 | 2004-06-29 | Intel Corporation | Variable offset amplifier circuits and their applications |
US6583747B1 (en) | 2002-05-24 | 2003-06-24 | Broadcom Corporation | Subranging analog to digital converter with multi-phase clock timing |
US7190298B2 (en) | 2002-05-24 | 2007-03-13 | Broadcom Corporation | Resistor ladder interpolation for subranging ADC |
US6600373B1 (en) | 2002-07-31 | 2003-07-29 | Agere Systems, Inc. | Method and circuit for tuning a transconductance amplifier |
US6784824B1 (en) | 2002-08-29 | 2004-08-31 | Xilinx, Inc. | Analog-to-digital converter which is substantially independent of capacitor mismatch |
US7002504B2 (en) | 2003-05-05 | 2006-02-21 | Maxim Integrated Products, Inc. | Dynamic element matching in high speed data converters |
AU2003239887A1 (en) | 2003-05-27 | 2005-01-21 | Georgia Tech Research Corporation | Floating-gate reference circuit |
US7019507B1 (en) | 2003-11-26 | 2006-03-28 | Linear Technology Corporation | Methods and circuits for programmable current limit protection |
US7068203B2 (en) | 2003-12-31 | 2006-06-27 | Texas Instruments Incorporated | Switched-capacitor circuits with reduced finite-gain effect |
US7091783B2 (en) | 2004-01-14 | 2006-08-15 | Agere Systems Inc. | Rejection circuitry for variable-gain amplifiers and continuous-time filters |
US7129874B2 (en) | 2004-06-10 | 2006-10-31 | Nordic Semiconductor Asa | Method and apparatus for operating a pipelined ADC circuit |
US6956517B1 (en) | 2004-06-12 | 2005-10-18 | L-3 Integrated Systems Company | Systems and methods for multi-channel analog to digital conversion |
KR100644273B1 (ko) | 2004-12-21 | 2006-11-10 | 한국전자통신연구원 | 광대역 가변 입력 매칭 저잡음 증폭기 |
US7116260B2 (en) | 2005-01-26 | 2006-10-03 | Raytheon Company | Mismatch shaped analog to digital converter |
KR100674966B1 (ko) | 2005-03-23 | 2007-01-26 | 삼성전자주식회사 | 동작중에도 아날로그 디지털 변환기의 특성을 검사할 수있는 이미지 촬상용 반도체 장치 |
US7262724B2 (en) | 2005-03-31 | 2007-08-28 | Freescale Semiconductor, Inc. | System and method for adjusting dynamic range of analog-to-digital converter |
US7148833B1 (en) | 2005-08-26 | 2006-12-12 | Micron Technology, Inc. | Sharing operational amplifier between two stages of pipelined ADC and/or two channels of signal processing circuitry |
KR100782324B1 (ko) | 2006-02-03 | 2007-12-06 | 삼성전자주식회사 | 씨모스 이미지 센서의 아날로그 디지털 변환기 및 아날로그디지털 변환 방법 |
US7209068B1 (en) | 2006-02-03 | 2007-04-24 | Agere Systems Inc. | Analog to digital converter elements and methods for using such |
US7362153B2 (en) | 2006-05-01 | 2008-04-22 | Intel Corporation | Receiver latch circuit and method |
US7525462B2 (en) * | 2006-08-25 | 2009-04-28 | Broadcom Corporation | Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation |
US7696915B2 (en) | 2008-04-24 | 2010-04-13 | Agere Systems Inc. | Analog-to-digital converter having reduced number of activated comparators |
US10879108B2 (en) | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
-
2008
- 2008-06-06 KR KR1020107007009A patent/KR20110033101A/ko active IP Right Grant
- 2008-06-06 WO PCT/US2008/066060 patent/WO2009148457A1/en active Application Filing
- 2008-06-06 EP EP08756758A patent/EP2198519A4/en not_active Withdrawn
- 2008-06-06 CN CN200880111276.XA patent/CN101821951B/zh not_active Expired - Fee Related
- 2008-06-06 US US12/669,481 patent/US7956790B2/en not_active Expired - Fee Related
- 2008-06-06 JP JP2011512430A patent/JP5244233B2/ja not_active Expired - Fee Related
- 2008-08-05 TW TW097129668A patent/TWI448085B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP2198519A1 (en) | 2010-06-23 |
CN101821951A (zh) | 2010-09-01 |
US7956790B2 (en) | 2011-06-07 |
EP2198519A4 (en) | 2012-10-31 |
TWI448085B (zh) | 2014-08-01 |
WO2009148457A1 (en) | 2009-12-10 |
TW200952347A (en) | 2009-12-16 |
JP2011523293A (ja) | 2011-08-04 |
KR20110033101A (ko) | 2011-03-30 |
CN101821951B (zh) | 2014-07-23 |
US20100194616A1 (en) | 2010-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5237443B2 (ja) | ラッチベースのアナログ−デジタル変換のためのシステム及び方法 | |
JP5244233B2 (ja) | 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法 | |
CN110622422B (zh) | 分辨率可编程sar adc | |
EP2449681B1 (en) | Current steering digital-to-analog converter | |
US9614538B1 (en) | Analog-to-digital conversion based on signal prediction | |
US9378843B1 (en) | Collaborative analog-to-digital and time-to-delay conversion based on signal prediction | |
US7012559B1 (en) | Hierarchical parallel pipelined operation of analog and digital circuits | |
CN106341134B (zh) | 具有局部交错和重采样的数模转换器 | |
US7626531B2 (en) | Systems and methods for analog to digital conversion | |
US7773021B2 (en) | High speed, low power all CMOS thermometer-to-binary demultiplexer | |
US20190131997A1 (en) | Bootstrapped high-speed successive approximation analog to digital converter | |
JP6700566B2 (ja) | 等化回路、受信回路、及び半導体集積回路 | |
JP2679658B2 (ja) | A/d変換器 | |
US20160049992A1 (en) | High data rate serial link | |
JP4128817B2 (ja) | クロック発生回路及びその内部クロック発生方法 | |
US7999718B2 (en) | Analog-to-digital converter and electronic system including the same | |
JP4236519B2 (ja) | A/d変換器 | |
TWI734560B (zh) | 時間交織數位類比轉換器及其轉換方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110331 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120713 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130307 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130405 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160412 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |