JPH01105532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01105532A JPH01105532A JP26317387A JP26317387A JPH01105532A JP H01105532 A JPH01105532 A JP H01105532A JP 26317387 A JP26317387 A JP 26317387A JP 26317387 A JP26317387 A JP 26317387A JP H01105532 A JPH01105532 A JP H01105532A
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- Japan
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- diffusion layer
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- annealing
- oxide film
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- Pending
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来の半導体装置、特にゲート電極１笈び不純物拡散層
上にメタルシリサイドを有する（以下サリサイド構造と
略記）ＭＯ８型半導体装置の製造方法の一例を第２図に
より説明する。
上にメタルシリサイドを有する（以下サリサイド構造と
略記）ＭＯ８型半導体装置の製造方法の一例を第２図に
より説明する。
工１１４ （ｚ）・・・・・・第２図（α）Ｐ型Ｂ１基
板１上に素子分離用酸化膜２．ゲート酸化膜３．（多結
晶Ｓｉ）ゲート電極４．低濃度Ｎ型不純物拡散層５．絶
縁膜サイドウオール６、高濃度Ｎ型不純物拡散層（ソー
ス・ドレイン）７を順次形成する。
板１上に素子分離用酸化膜２．ゲート酸化膜３．（多結
晶Ｓｉ）ゲート電極４．低濃度Ｎ型不純物拡散層５．絶
縁膜サイドウオール６、高濃度Ｎ型不純物拡散層（ソー
ス・ドレイン）７を順次形成する。
工程（２）・・・・・・第２図Ｃｂ）
全面にＴ１を２００〜４００Ｘスパツタ法で形成し、７
００℃前後の温度でハロゲンランプで７エールすること
により、前記ゲート電極３上及赫ソース−ドレイン７上
ＫＴｉｉ９１！ １０を形成し、選択エッチにより、未
反応Ｔ１を除去する。
００℃前後の温度でハロゲンランプで７エールすること
により、前記ゲート電極３上及赫ソース−ドレイン７上
ＫＴｉｉ９１！ １０を形成し、選択エッチにより、未
反応Ｔ１を除去する。
工程（８）・・・・・・第２図（（ｃ）８００℃前後の
温度でハロゲンランプでアニールした後に、層間絶縁膜
１１及びコンタクトホール１２を形成した後に配線材料
ＡｔＩ Ｓを形成する。
温度でハロゲンランプでアニールした後に、層間絶縁膜
１１及びコンタクトホール１２を形成した後に配線材料
ＡｔＩ Ｓを形成する。
しか゛し、前述の従来技術では、工程（２）におけるＴ
ｉＳｉ、形成時にＮ型不純物は’Ｉ’ｉＳｉ、中を容易
に拡散しＴ ｉ Ｓ ｉ、表面に析出する。このＴｉＳ
ｉ、表面に析出した高濃度のＮ型不純物はＴ ｉ Ｓ
ｉ、の自然酸化を促進し、配線材料用Ａｔとのフンタク
ト面に酸化膜を形成することになる。このためＴｉ、Ｓ
ｉ、−Ａｔ間でオーミックなコンタクトがとれないとい
う問題があった。
ｉＳｉ、形成時にＮ型不純物は’Ｉ’ｉＳｉ、中を容易
に拡散しＴ ｉ Ｓ ｉ、表面に析出する。このＴｉＳ
ｉ、表面に析出した高濃度のＮ型不純物はＴ ｉ Ｓ
ｉ、の自然酸化を促進し、配線材料用Ａｔとのフンタク
ト面に酸化膜を形成することになる。このためＴｉ、Ｓ
ｉ、−Ａｔ間でオーミックなコンタクトがとれないとい
う問題があった。
そこで本発明はこのような問題点を解決するもので、そ
の目的はＴｉＢｉｔ−Ａｔ間でオーミックなコンタクト
を得ることにある。
の目的はＴｉＢｉｔ−Ａｔ間でオーミックなコンタクト
を得ることにある。
本発明の半導体装置の製造方法は、
α）Ｎ型不純物を含も単結晶あるいは多結晶Ｓｉ上に金
属を堆積する工程 ｂ）前記金属表面部にＰ型不純物を注入する工程（ｃ）
熱アニールにより金属ケイ化物を形成する工程とを具備
したことを特徴とする。
属を堆積する工程 ｂ）前記金属表面部にＰ型不純物を注入する工程（ｃ）
熱アニールにより金属ケイ化物を形成する工程とを具備
したことを特徴とする。
以下第１図により本発明の実施例を詳細に説明する。
工程（１）・・・・・・第１図（α）
ＰｆＭＳｉ基板１上１）ｉ／（素子分離用酸化膜２．ゲ
ート酸化膜３．（多結晶１９１）ゲート電極４．低濃度
Ｎ型不純物拡散層５．絶縁膜サイドウオール６、高濃度
Ｎ型不純物拡散層（゛ソース・ドレイン）７を順次形成
する。
ート酸化膜３．（多結晶１９１）ゲート電極４．低濃度
Ｎ型不純物拡散層５．絶縁膜サイドウオール６、高濃度
Ｎ型不純物拡散層（゛ソース・ドレイン）７を順次形成
する。
工程（２）・・・・・・第１図（ｂ）
全面にＴｉ８を２００〜６００Ｘスパツタ法で形成する
。
。
工程（３）・・・・・・第１図＜ｃ＞
全面ＫＢ、あるいはＢＰ、等のＰ型不純物９を前記Ｔ１
の表面部にイオン注入する。
の表面部にイオン注入する。
工程（４）・・・・・・第１図（ｄ）
７００℃前後の温度でハロゲンランプでアニールするこ
とにより、前記ゲート電極４上及びソース・ドレイン７
上にＴｉＳｉ、１０を形成し、選択エッチにより未反応
で１を除去する。
とにより、前記ゲート電極４上及びソース・ドレイン７
上にＴｉＳｉ、１０を形成し、選択エッチにより未反応
で１を除去する。
工程（５）・・・・・・第１図（＃）
８００℃前後の温度でハロゲンランプでアニールした後
に、層間絶縁膜１１、及びコンタクトホール１２を形成
した後に配線材料Ａｔ１５を形成する。
に、層間絶縁膜１１、及びコンタクトホール１２を形成
した後に配線材料Ａｔ１５を形成する。
以上述べたように発明によれば工程 において注入した
Ｂ、ＢＴ、等の不純物は、Ｔ ｉ Ｔ９１．形成時にお
けるＮ型不純物のＴｉＳｉ、表面へのパイルアップを防
害し、そのためＴｉＳｉ、表面の自然酸化膜の成長を妨
げる。
Ｂ、ＢＴ、等の不純物は、Ｔ ｉ Ｔ９１．形成時にお
けるＮ型不純物のＴｉＳｉ、表面へのパイルアップを防
害し、そのためＴｉＳｉ、表面の自然酸化膜の成長を妨
げる。
この結果、ＴｉＳｉ、−Ａ／、間でオーミックなコンタ
クトが容易に得られるという効果を有する
クトが容易に得られるという効果を有する
第１図（α）〜（−）は本発明の半導体装置の、製造工
程を表わす主要断面図、第２図（α）〜（（ｃ）は従来
の半導体装置の製造工程を表わす主要断面図。 １・・・・・・Ｐ型Ｓ１基板 ２・・・・・・素子分離用酸化膜 ３・・・・・・ゲート酸化膜 ４・・・・・・（多結晶Ｓｉ）ゲート電極５・・・・・
・低濃度Ｎ型不純物拡散層６・・・・・・絶縁膜サイド
ウオール ７・・・・・・高濃度Ｎ型不純物拡散層（ソース・ドレ
イン） ８・・・・・・Ｔ１ ９・・・・・・Ｐ型不純物 １０・・・・・・’Ｉ’ｉＳｉ□ １１・・・・・・層間絶縁膜 １２・・・・・・コンタクトホール １３・・・・・・Ａｔ 以上 出願人 セイコーエプソン株式会社 −代理人 弁理士 最上 務（他１名）↓ ↓ ↓
″ ↓ 冨 １ 聞 １！２ 凪
程を表わす主要断面図、第２図（α）〜（（ｃ）は従来
の半導体装置の製造工程を表わす主要断面図。 １・・・・・・Ｐ型Ｓ１基板 ２・・・・・・素子分離用酸化膜 ３・・・・・・ゲート酸化膜 ４・・・・・・（多結晶Ｓｉ）ゲート電極５・・・・・
・低濃度Ｎ型不純物拡散層６・・・・・・絶縁膜サイド
ウオール ７・・・・・・高濃度Ｎ型不純物拡散層（ソース・ドレ
イン） ８・・・・・・Ｔ１ ９・・・・・・Ｐ型不純物 １０・・・・・・’Ｉ’ｉＳｉ□ １１・・・・・・層間絶縁膜 １２・・・・・・コンタクトホール １３・・・・・・Ａｔ 以上 出願人 セイコーエプソン株式会社 −代理人 弁理士 最上 務（他１名）↓ ↓ ↓
″ ↓ 冨 １ 聞 １！２ 凪
Claims (1)
- 【特許請求の範囲】 （ａ）Ｎ型不純物を含む単結晶あるいは多結晶Ｓｉ上に
金属を堆積する工程、 （ｂ）前記金属表面部にＰ型不純物を注入する工程、 （ｃ）熱アニールにより金属ケイ化物を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317387A JPH01105532A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26317387A JPH01105532A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105532A true JPH01105532A (ja) | 1989-04-24 |
Family
ID=17385787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26317387A Pending JPH01105532A (ja) | 1987-10-19 | 1987-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105532A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086017A (en) * | 1991-03-21 | 1992-02-04 | Industrial Technology Research Institute | Self aligned silicide process for gate/runner without extra masking |
| JPH04233726A (ja) * | 1990-12-28 | 1992-08-21 | Yamaha Corp | 半導体装置の電極形成法 |
| US5915182A (en) * | 1997-10-17 | 1999-06-22 | Texas Instruments - Acer Incorporated | MOSFET with self-aligned silicidation and gate-side air-gap structure |
-
1987
- 1987-10-19 JP JP26317387A patent/JPH01105532A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233726A (ja) * | 1990-12-28 | 1992-08-21 | Yamaha Corp | 半導体装置の電極形成法 |
| US5086017A (en) * | 1991-03-21 | 1992-02-04 | Industrial Technology Research Institute | Self aligned silicide process for gate/runner without extra masking |
| US5915182A (en) * | 1997-10-17 | 1999-06-22 | Texas Instruments - Acer Incorporated | MOSFET with self-aligned silicidation and gate-side air-gap structure |
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