JPH10116797A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10116797A JPH10116797A JP26964196A JP26964196A JPH10116797A JP H10116797 A JPH10116797 A JP H10116797A JP 26964196 A JP26964196 A JP 26964196A JP 26964196 A JP26964196 A JP 26964196A JP H10116797 A JPH10116797 A JP H10116797A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、接合リーク電
流の小さな低抵抗のコバルトシリサイド電極をばらつき
なく形成する。 【解決手段】 ｐｎ接合２を有するシリコン基板１上に
コバルト膜３を堆積させたのち、加熱処理して所定の領
域に第１のシリサイド層６，７を形成する際に、コバル
ト膜３にコバルト／シリコン反応を抑制する不純物５を
含有させて加熱処理を行い、次いで、この第１のシリサ
イド層６，７を加熱して第２のシリサイド層８，９を形
成する。
流の小さな低抵抗のコバルトシリサイド電極をばらつき
なく形成する。 【解決手段】 ｐｎ接合２を有するシリコン基板１上に
コバルト膜３を堆積させたのち、加熱処理して所定の領
域に第１のシリサイド層６，７を形成する際に、コバル
ト膜３にコバルト／シリコン反応を抑制する不純物５を
含有させて加熱処理を行い、次いで、この第１のシリサ
イド層６，７を加熱して第２のシリサイド層８，９を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、サリサイド法（Ｓｅｌｆ
−ａｌｉｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ：
自己整合シリサイド法）によって形成するコバルトシリ
サイド電極に起因する接合リーク電流の低減を目的とし
た半導体装置の製造方法に関するものである。
法に関するものであり、特に、サリサイド法（Ｓｅｌｆ
−ａｌｉｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ：
自己整合シリサイド法）によって形成するコバルトシリ
サイド電極に起因する接合リーク電流の低減を目的とし
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、高融点金属シリサイドは、半導体
装置のコンタクト材料、ゲート電極、或いは、配線等に
用いられており、この高融点金属シリサイドの中でも、
ＣｏＳｉ2 は室温における抵抗率が１５〜３０μΩ・ｃ
ｍと低く、且つ、熱的，化学的に安定であることから半
導体装置に多用されている。
装置のコンタクト材料、ゲート電極、或いは、配線等に
用いられており、この高融点金属シリサイドの中でも、
ＣｏＳｉ2 は室温における抵抗率が１５〜３０μΩ・ｃ
ｍと低く、且つ、熱的，化学的に安定であることから半
導体装置に多用されている。
【０００３】このコバルトシリサイド（ＣｏＳｉx ）に
は、Ｃｏ2 Ｓｉ，ＣｏＳｉ，及び、ＣｏＳｉ2 の３種類
の相が存在し、（１００）面或いは（１１１）面のシリ
コン基板表面、或いは、多結晶シリコンまたはアモルフ
ァスシリコン上にコバルト膜を堆積させて熱処理するＣ
ｏ／Ｓｉ系の反応においては、Ｃｏ2 Ｓｉ→ＣｏＳｉ→
ＣｏＳｉ2 の順に相変態していき、この内ではＣｏＳｉ
2 が最も抵抗率が低いことが知られている。
は、Ｃｏ2 Ｓｉ，ＣｏＳｉ，及び、ＣｏＳｉ2 の３種類
の相が存在し、（１００）面或いは（１１１）面のシリ
コン基板表面、或いは、多結晶シリコンまたはアモルフ
ァスシリコン上にコバルト膜を堆積させて熱処理するＣ
ｏ／Ｓｉ系の反応においては、Ｃｏ2 Ｓｉ→ＣｏＳｉ→
ＣｏＳｉ2 の順に相変態していき、この内ではＣｏＳｉ
2 が最も抵抗率が低いことが知られている。
【０００４】ここで、図５及び図６を参照して、この様
なコバルトシリサイド電極をサリサイド法によって形成
する従来のＭＯＳＦＥＴの製造工程を説明する。 図５（ａ）参照 まず、ｐ型シリコン基板３１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって厚いフィールド酸化膜３２を形成する。
なコバルトシリサイド電極をサリサイド法によって形成
する従来のＭＯＳＦＥＴの製造工程を説明する。 図５（ａ）参照 まず、ｐ型シリコン基板３１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって厚いフィールド酸化膜３２を形成する。
【０００５】次いで、ＳｉＮ膜パターン及びパッド酸化
膜を除去したのち、熱酸化によりゲート酸化膜３３を形
成し、次いで、ＣＶＤ法によって全面にアモルファスシ
リコン膜（図示せず）を堆積させたのち、Ｐ（リン）を
このアモルファスシリコン膜にイオン注入する。
膜を除去したのち、熱酸化によりゲート酸化膜３３を形
成し、次いで、ＣＶＤ法によって全面にアモルファスシ
リコン膜（図示せず）を堆積させたのち、Ｐ（リン）を
このアモルファスシリコン膜にイオン注入する。
【０００６】次いで、アモルファスシリコン膜をパター
ニングすることによってゲート電極３４を形成したの
ち、このゲート電極３４及びフィールド酸化膜３２をマ
スクとしてＡｓイオン３５をイオン注入することによっ
てＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域３６を形成する。
ニングすることによってゲート電極３４を形成したの
ち、このゲート電極３４及びフィールド酸化膜３２をマ
スクとしてＡｓイオン３５をイオン注入することによっ
てＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域３６を形成する。
【０００７】図５（ｂ）参照 次いで、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮ2 Ｏを用い
たＣＶＤ法によって、サイドウォールを形成するための
厚さ１５０ｎｍ程度のＳｉＯ2 膜３７を全面に堆積させ
る。
たＣＶＤ法によって、サイドウォールを形成するための
厚さ１５０ｎｍ程度のＳｉＯ2 膜３７を全面に堆積させ
る。
【０００８】図５（ｃ）参照 次いで、ＲＩＥ（反応性イオンエッチング）法によって
ＳｉＯ2 膜３７を異方性エッチングすることによって、
ゲート電極３４の側面にサイドウォール３８を形成する
と共に、ゲート酸化膜３３の露出している部分を除去し
たのち、ゲート電極３４、サイドウォール３８、及び、
フィールド酸化膜３２をマスクとしてＡｓイオン３９を
加速エネルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ
量でイオン注入し、次いで、８５０℃の窒素雰囲気中で
１０分間熱処理することによって低抵抗のソース・ドレ
イン領域４０を形成する。
ＳｉＯ2 膜３７を異方性エッチングすることによって、
ゲート電極３４の側面にサイドウォール３８を形成する
と共に、ゲート酸化膜３３の露出している部分を除去し
たのち、ゲート電極３４、サイドウォール３８、及び、
フィールド酸化膜３２をマスクとしてＡｓイオン３９を
加速エネルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ
量でイオン注入し、次いで、８５０℃の窒素雰囲気中で
１０分間熱処理することによって低抵抗のソース・ドレ
イン領域４０を形成する。
【０００９】図６（ｄ）参照 次いで、全面に厚さ１０ｎｍのコバルト膜４１及び厚さ
３０ｎｍのＴｉＮ膜４２を全面に堆積させる。なお、Ｔ
ｉＮ膜４２は後の熱処理工程において、アルゴン等の不
活性ガス中に微量含まれている酸素或いは水との反応に
よって、コバルト膜４１が酸化されるのを防ぐバリヤ層
として設ける。
３０ｎｍのＴｉＮ膜４２を全面に堆積させる。なお、Ｔ
ｉＮ膜４２は後の熱処理工程において、アルゴン等の不
活性ガス中に微量含まれている酸素或いは水との反応に
よって、コバルト膜４１が酸化されるのを防ぐバリヤ層
として設ける。
【００１０】図６（ｅ）参照 次いで、アルゴン雰囲気中で５５０℃で３０秒間第１回
目の熱処理（１ｓｔＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）を行って、コバルト膜４１
と、ソース・ドレイン領域４０の表面及びゲート電極３
４の表面とを反応させて、Ｃｏ2 ＳｉまたはＣｏＳｉ、
或いは、これらが混在したＣｏＳｉx 層４３，４４を形
成する。
目の熱処理（１ｓｔＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）を行って、コバルト膜４１
と、ソース・ドレイン領域４０の表面及びゲート電極３
４の表面とを反応させて、Ｃｏ2 ＳｉまたはＣｏＳｉ、
或いは、これらが混在したＣｏＳｉx 層４３，４４を形
成する。
【００１１】図６（ｆ）参照 次いで、ＴｉＮ膜４２及び未反応のコバルト膜４１を除
去したのち、アルゴン雰囲気中で８３０℃で３０秒間第
２回目の熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉ
x 層４３，４４をＣｏＳｉ2 層４５，４６に相転移させ
てコバルトシリサイド電極を低抵抗化する。
去したのち、アルゴン雰囲気中で８３０℃で３０秒間第
２回目の熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉ
x 層４３，４４をＣｏＳｉ2 層４５，４６に相転移させ
てコバルトシリサイド電極を低抵抗化する。
【００１２】この様にして、低抵抗で、熱的・化学的に
安定なコバルトシリサイド電極が、ゲート電極３４及び
ソース・ドレイン領域４０に対して自己整合的に形成す
ることができる。
安定なコバルトシリサイド電極が、ゲート電極３４及び
ソース・ドレイン領域４０に対して自己整合的に形成す
ることができる。
【００１３】
【発明が解決しようとする課題】しかし、この従来のコ
バルトシリサイド電極の形成方法においては、第１回目
の熱処理後及び第２回目の熱処理後における、ｎ+ ／ｐ
接合からなるソース・ドレイン領域（ｎ型基板を用いた
場合には、ｐ+ ／ｎ接合）においてリーク電流が増加し
て、トランジスタ特性が悪くなるという問題がある。
バルトシリサイド電極の形成方法においては、第１回目
の熱処理後及び第２回目の熱処理後における、ｎ+ ／ｐ
接合からなるソース・ドレイン領域（ｎ型基板を用いた
場合には、ｐ+ ／ｎ接合）においてリーク電流が増加し
て、トランジスタ特性が悪くなるという問題がある。
【００１４】そこで、第１回目の熱処理後及び第２回目
の熱処理後における、コバルトシリサイド電極を透過型
顕微鏡（ＴＥＭ）によって観察したところ、第１回目の
熱処理後で選択エッチング後の試料では所々に長さ５０
〜１００ｎｍ、太さ１０ｎｍ程度のつらら状スパイクが
観測され、第２回目の熱処理後においては、このつらら
状スパイクはほとんど観測されなかった。
の熱処理後における、コバルトシリサイド電極を透過型
顕微鏡（ＴＥＭ）によって観察したところ、第１回目の
熱処理後で選択エッチング後の試料では所々に長さ５０
〜１００ｎｍ、太さ１０ｎｍ程度のつらら状スパイクが
観測され、第２回目の熱処理後においては、このつらら
状スパイクはほとんど観測されなかった。
【００１５】このＣｏＳｉ相と強い相関を有するつらら
状スパイクがリーク電流の原因となるものであり、一
旦、つらら状スパイクが形成されると、第２回目の熱処
理によってつらら状スパイクがほとんど消失しても、リ
ーク電流のばらつきが比較的大きいという問題がある。
状スパイクがリーク電流の原因となるものであり、一
旦、つらら状スパイクが形成されると、第２回目の熱処
理によってつらら状スパイクがほとんど消失しても、リ
ーク電流のばらつきが比較的大きいという問題がある。
【００１６】図４参照 図４は、上記の従来の工程と同様の工程によって形成し
た３２０×３２０μｍ 2 の面積のコバルトシリサイド電
極を複数個設けた試料におけるリーク電流のばらつきを
ワイブルプロットしたものであり、図において、●は選
択エッチング直後の試料（６−ＷＯ）のリーク電流を表
し、■は第２回目の熱処理後の試料（６−２ｎｄ）のリ
ーク電流を表している。
た３２０×３２０μｍ 2 の面積のコバルトシリサイド電
極を複数個設けた試料におけるリーク電流のばらつきを
ワイブルプロットしたものであり、図において、●は選
択エッチング直後の試料（６−ＷＯ）のリーク電流を表
し、■は第２回目の熱処理後の試料（６−２ｎｄ）のリ
ーク電流を表している。
【００１７】図から明らかなように、選択エッチング直
後の試料の場合には、リーク電流が１０-9Ａ以下の電極
が３０％程度あるのに対して、１０-6Ａ以上の電極が７
０％程度あり、非常にばらつきが大きくなっている。
後の試料の場合には、リーク電流が１０-9Ａ以下の電極
が３０％程度あるのに対して、１０-6Ａ以上の電極が７
０％程度あり、非常にばらつきが大きくなっている。
【００１８】一方、第２回目の熱処理後の試料の場合に
は、１０-7Ａ以下の電極が７０％を占め、１０-6Ａ以下
の電極が９５％以上を占め、選択エッチング直後の試料
よりもばらつきは改善されているが、依然として多少の
ばらつきがあり、ＩＶ特性が悪いことが分かる。
は、１０-7Ａ以下の電極が７０％を占め、１０-6Ａ以下
の電極が９５％以上を占め、選択エッチング直後の試料
よりもばらつきは改善されているが、依然として多少の
ばらつきがあり、ＩＶ特性が悪いことが分かる。
【００１９】即ち、トランジスタとして動作させるため
には、ウェハ内の各場所におけるリーク電流値が略一定
で、ＩＶ特性が良好なことが要求されるが、従来におけ
るリーク電流のばらつきは必ずしも十分小さなものでは
なかった。
には、ウェハ内の各場所におけるリーク電流値が略一定
で、ＩＶ特性が良好なことが要求されるが、従来におけ
るリーク電流のばらつきは必ずしも十分小さなものでは
なかった。
【００２０】したがって、本発明は、接合リーク電流が
小さく、低抵抗のコバルトシリサイド電極をばらつきな
く形成することを目的とする。
小さく、低抵抗のコバルトシリサイド電極をばらつきな
く形成することを目的とする。
【００２１】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、ｐｎ接合２を有するシリコン基板１上
にコバルト膜３を堆積させたのち、加熱処理して所定の
領域に第１のシリサイド層６，７を形成する工程、この
第１のシリサイド層６，７を加熱して第２のシリサイド
層８，９を形成する工程を有する半導体装置の製造方法
において、コバルト膜３に、コバルト／シリコン反応を
抑制する不純物５を含有させることを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）乃至（ｃ）参照 （１）本発明は、ｐｎ接合２を有するシリコン基板１上
にコバルト膜３を堆積させたのち、加熱処理して所定の
領域に第１のシリサイド層６，７を形成する工程、この
第１のシリサイド層６，７を加熱して第２のシリサイド
層８，９を形成する工程を有する半導体装置の製造方法
において、コバルト膜３に、コバルト／シリコン反応を
抑制する不純物５を含有させることを特徴とする。
【００２２】リーク電流の原因となるつらら状スパイク
は、ＣｏＳｉ相と強い相関を有しているので、コバルト
層中にＡｓ等の不純物５を含有させてコバルト／シリコ
ン反応を抑制することによって、第１のシリサイド層
６，７を形成する工程において、Ｃｏ2 Ｓｉ相を主とし
て形成することによりつらら状スパイクの発生を防止
し、それによってリーク電流を低減することができる。
は、ＣｏＳｉ相と強い相関を有しているので、コバルト
層中にＡｓ等の不純物５を含有させてコバルト／シリコ
ン反応を抑制することによって、第１のシリサイド層
６，７を形成する工程において、Ｃｏ2 Ｓｉ相を主とし
て形成することによりつらら状スパイクの発生を防止
し、それによってリーク電流を低減することができる。
【００２３】なお、Ａｓ等の不純物５は、コバルト／シ
リコン反応において、結晶粒界や界面に偏析するために
コバルト／シリコン反応の反応速度を遅くすることがで
き、それによって、ＣｏＳｉ相ではなくＣｏ2 Ｓｉ相を
主として形成することができる。
リコン反応において、結晶粒界や界面に偏析するために
コバルト／シリコン反応の反応速度を遅くすることがで
き、それによって、ＣｏＳｉ相ではなくＣｏ2 Ｓｉ相を
主として形成することができる。
【００２４】（２）また、本発明は、上記（１）におい
て、コバルト膜３上にＴｉＮ膜４を堆積させることを特
徴とする。
て、コバルト膜３上にＴｉＮ膜４を堆積させることを特
徴とする。
【００２５】第１のシリサイド層６，７を形成するため
の加熱処理において用いるアルゴン等の不活性ガス中に
は微量の酸素や水が含まれており、コバルト層がこの酸
素や水と反応して酸化された場合に、シリサイド層の形
成が阻害されることがあるので、ＴｉＮ膜４を設けて酸
素や水からコバルト層を守る必要がある。
の加熱処理において用いるアルゴン等の不活性ガス中に
は微量の酸素や水が含まれており、コバルト層がこの酸
素や水と反応して酸化された場合に、シリサイド層の形
成が阻害されることがあるので、ＴｉＮ膜４を設けて酸
素や水からコバルト層を守る必要がある。
【００２６】（３）また、本発明は、上記（１）または
（２）において、コバルト／シリコン反応を抑制する不
純物５をイオン注入によってコバルト膜３に含有させる
ことを特徴とする。
（２）において、コバルト／シリコン反応を抑制する不
純物５をイオン注入によってコバルト膜３に含有させる
ことを特徴とする。
【００２７】この様に、コバルト／シリコン反応を抑制
する不純物５をコバルト層に含有させる手段としては、
イオン注入法を用いても良いものである。
する不純物５をコバルト層に含有させる手段としては、
イオン注入法を用いても良いものである。
【００２８】（４）また、本発明は、上記（１）または
（２）において、コバルト／シリコン反応を抑制する不
純物５を、コバルト膜３の堆積工程において、コバルト
／シリコン反応を抑制する不純物５を含むガス中でコバ
ルト膜３をスパッタリング蒸着させることを特徴とす
る。
（２）において、コバルト／シリコン反応を抑制する不
純物５を、コバルト膜３の堆積工程において、コバルト
／シリコン反応を抑制する不純物５を含むガス中でコバ
ルト膜３をスパッタリング蒸着させることを特徴とす
る。
【００２９】また、コバルト／シリコン反応を抑制する
不純物５をコバルト層に含有させる他の手段としては、
コバルト／シリコン反応を抑制する不純物５を含むガス
中でコバルト膜３をスパッタリング蒸着させても良いも
のである。
不純物５をコバルト層に含有させる他の手段としては、
コバルト／シリコン反応を抑制する不純物５を含むガス
中でコバルト膜３をスパッタリング蒸着させても良いも
のである。
【００３０】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、コバルト／シリコン反応を
抑制する不純物５が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆ
のいずれかであることを特徴とする。
（４）のいずれかにおいて、コバルト／シリコン反応を
抑制する不純物５が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆ
のいずれかであることを特徴とする。
【００３１】不純物５の作用は結晶粒界や界面への偏析
がもとになっているが、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、
Ｆの元素はいずれも偏析する性質を有しているので、コ
バルト／シリコン反応の抑制が可能になる。
がもとになっているが、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、
Ｆの元素はいずれも偏析する性質を有しているので、コ
バルト／シリコン反応の抑制が可能になる。
【００３２】（６）また、本発明は、上記（１）乃至
（５）のいずれかにおいて、第１のシリサイド層６，７
を形成する工程において、４００〜６００℃の温度で急
速加熱処理を行うことを特徴とする。
（５）のいずれかにおいて、第１のシリサイド層６，７
を形成する工程において、４００〜６００℃の温度で急
速加熱処理を行うことを特徴とする。
【００３３】この様に、第１のシリサイド層６，７を形
成する工程における加熱処理は、４００〜６００℃の温
度における急速加熱処理が適当である。
成する工程における加熱処理は、４００〜６００℃の温
度における急速加熱処理が適当である。
【００３４】（７）また、本発明は、上記（１）乃至
（６）のいずれかにおいて、第１のシリサイド層６，７
を形成する工程において、一定の温度における加熱処理
の保持時間を０〜３００秒にしたことを特徴とする。
（６）のいずれかにおいて、第１のシリサイド層６，７
を形成する工程において、一定の温度における加熱処理
の保持時間を０〜３００秒にしたことを特徴とする。
【００３５】この様に、第１のシリサイド層６，７を形
成する工程における加熱処理の保持時間は、０〜３００
秒、特に、３０〜１８０秒が適当である。なお、０秒の
場合には、加熱処理温度まで昇温後、すぐに冷却するも
のであり、加熱処理は昇温時に行われることになる。
成する工程における加熱処理の保持時間は、０〜３００
秒、特に、３０〜１８０秒が適当である。なお、０秒の
場合には、加熱処理温度まで昇温後、すぐに冷却するも
のであり、加熱処理は昇温時に行われることになる。
【００３６】（８）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、第２のシリサイド層８，９
を形成する工程において、８００〜９００℃の温度で急
速加熱処理を行うことを特徴とする。
（７）のいずれかにおいて、第２のシリサイド層８，９
を形成する工程において、８００〜９００℃の温度で急
速加熱処理を行うことを特徴とする。
【００３７】この様に、第２のシリサイド層８，９を形
成する工程における加熱処理は、８００〜９００℃の温
度における急速加熱処理が適当である。
成する工程における加熱処理は、８００〜９００℃の温
度における急速加熱処理が適当である。
【００３８】（９）また、本発明は、上記（１）乃至
（８）のいずれかにおいて、第２のシリサイド層８，９
を形成する工程において、一定の温度における加熱処理
の保持時間を０〜６０秒にしたことを特徴とする。
（８）のいずれかにおいて、第２のシリサイド層８，９
を形成する工程において、一定の温度における加熱処理
の保持時間を０〜６０秒にしたことを特徴とする。
【００３９】この様に、第２のシリサイド層８，９を形
成する工程における加熱処理の保持時間は、０〜６０
秒、特に、１５〜６０秒が適当である。なお、０秒の場
合には、加熱処理温度まで昇温後、すぐに冷却するもの
であり、加熱処理は昇温時に行われることになる。
成する工程における加熱処理の保持時間は、０〜６０
秒、特に、１５〜６０秒が適当である。なお、０秒の場
合には、加熱処理温度まで昇温後、すぐに冷却するもの
であり、加熱処理は昇温時に行われることになる。
【００４０】
【発明の実施の形態】本発明の実施の形態の製造工程を
図２及び図３を参照して説明する。なお、図２（ｃ）ま
での工程は従来の工程と実質的に同様である。 図２（ａ）参照 まず、ｐ型シリコン基板１１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって素子分離用の厚いフィールド酸化膜１２を形成
する。
図２及び図３を参照して説明する。なお、図２（ｃ）ま
での工程は従来の工程と実質的に同様である。 図２（ａ）参照 まず、ｐ型シリコン基板１１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって素子分離用の厚いフィールド酸化膜１２を形成
する。
【００４１】次いで、ＳｉＮ膜パターン及びパッド酸化
膜を除去したのち、熱酸化により厚さ５ｎｍのゲート酸
化膜１３を形成し、次いで、ＣＶＤ法によって全面に厚
さ２００ｎｍのアモルファスシリコン膜（図示せず）を
堆積させたのち、加速エネルギー２０ｋｅＶ、ドーズ量
４×１０15ｃｍ-2の条件でＰをこのアモルファスシリコ
ン膜にイオン注入する。
膜を除去したのち、熱酸化により厚さ５ｎｍのゲート酸
化膜１３を形成し、次いで、ＣＶＤ法によって全面に厚
さ２００ｎｍのアモルファスシリコン膜（図示せず）を
堆積させたのち、加速エネルギー２０ｋｅＶ、ドーズ量
４×１０15ｃｍ-2の条件でＰをこのアモルファスシリコ
ン膜にイオン注入する。
【００４２】次いで、アモルファスシリコン膜をパター
ニングすることによってゲート電極１４を形成したの
ち、このゲート電極１４及びフィールド酸化膜１２をマ
スクとして、加速エネルギー１０ｋｅＶ、ドーズ量３×
１０13ｃｍ-2の条件でＡｓイオン１５をイオン注入する
ことによってＬＤＤ領域１６を形成する。
ニングすることによってゲート電極１４を形成したの
ち、このゲート電極１４及びフィールド酸化膜１２をマ
スクとして、加速エネルギー１０ｋｅＶ、ドーズ量３×
１０13ｃｍ-2の条件でＡｓイオン１５をイオン注入する
ことによってＬＤＤ領域１６を形成する。
【００４３】図２（ｂ）参照 次いで、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮ2 Ｏを用い
たＣＶＤ法によって、基板温度を８００℃とした状態
で、サイドウォールを形成するための厚さ１５０ｎｍ程
度のＳｉＯ2 膜１７を全面に堆積させる。
たＣＶＤ法によって、基板温度を８００℃とした状態
で、サイドウォールを形成するための厚さ１５０ｎｍ程
度のＳｉＯ2 膜１７を全面に堆積させる。
【００４４】図２（ｃ）参照 次いで、ＲＩＥ（反応性イオンエッチング）法によって
ＳｉＯ2 膜１７を異方性エッチングすることによって、
ゲート電極１４の側面にサイドウォール１８を形成する
と共に、ゲート酸化膜１３の露出している部分を除去し
たのち、ゲート電極１４、サイドウォール１８、及び、
フィールド酸化膜１２をマスクとしてＡｓイオン１９を
加速エネルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ
量でイオン注入し、次いで、８５０℃の窒素雰囲気中で
１０分間熱処理することによって低抵抗のソース・ドレ
イン領域２０を形成する。
ＳｉＯ2 膜１７を異方性エッチングすることによって、
ゲート電極１４の側面にサイドウォール１８を形成する
と共に、ゲート酸化膜１３の露出している部分を除去し
たのち、ゲート電極１４、サイドウォール１８、及び、
フィールド酸化膜１２をマスクとしてＡｓイオン１９を
加速エネルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ
量でイオン注入し、次いで、８５０℃の窒素雰囲気中で
１０分間熱処理することによって低抵抗のソース・ドレ
イン領域２０を形成する。
【００４５】図３（ｄ）参照 次いで、全面に厚さ５〜２０ｎｍ、例えば、１０ｎｍの
コバルト膜２１、及び、厚さ５〜５０ｎｍ、例えば、３
０ｎｍのＴｉＮ膜２２を全面に堆積させたのち、加速エ
ネルギー４０ｋｅＶ、ドーズ量２×１０14ｃｍ-2の条件
でＡｓイオン２３をコバルト膜２２にイオン注入する。
コバルト膜２１、及び、厚さ５〜５０ｎｍ、例えば、３
０ｎｍのＴｉＮ膜２２を全面に堆積させたのち、加速エ
ネルギー４０ｋｅＶ、ドーズ量２×１０14ｃｍ-2の条件
でＡｓイオン２３をコバルト膜２２にイオン注入する。
【００４６】なお、この場合のイオン注入は、Ａｓが主
としてコバルト膜２２内に留まる条件でイオン注入する
ものであるので、Ａｓイオンがｐ型シリコン基板１１側
に注入されてもｐｎ接合の深さを変えない程度の条件が
必要となる。
としてコバルト膜２２内に留まる条件でイオン注入する
ものであるので、Ａｓイオンがｐ型シリコン基板１１側
に注入されてもｐｎ接合の深さを変えない程度の条件が
必要となる。
【００４７】図３（ｅ）参照 次いで、アルゴン雰囲気中で、３０〜１００℃／秒、例
えば、５０℃／秒の昇温レートにおいて、４００℃〜６
００℃、例えば、５５０℃で、０〜３００秒、より好適
には３０〜１８０秒、例えば、３０秒間第１回目の急速
加熱処理（１ｓｔ ＲＴＡ）を行って、コバルト膜２１
と、ソース・ドレイン領域２０の表面及びゲート電極１
４の表面とを反応させてＣｏＳｉx 層２４，２５を形成
する。
えば、５０℃／秒の昇温レートにおいて、４００℃〜６
００℃、例えば、５５０℃で、０〜３００秒、より好適
には３０〜１８０秒、例えば、３０秒間第１回目の急速
加熱処理（１ｓｔ ＲＴＡ）を行って、コバルト膜２１
と、ソース・ドレイン領域２０の表面及びゲート電極１
４の表面とを反応させてＣｏＳｉx 層２４，２５を形成
する。
【００４８】なお、加熱処理時間が０秒ということは、
加熱処理温度まで昇温後、すぐに冷却するものであり、
加熱処理は昇温時に行われることになる。また、この場
合の熱処理温度は４００〜５５０℃の場合において、効
果が最も顕著である。
加熱処理温度まで昇温後、すぐに冷却するものであり、
加熱処理は昇温時に行われることになる。また、この場
合の熱処理温度は４００〜５５０℃の場合において、効
果が最も顕著である。
【００４９】この第１回目の急速加熱処理工程におい
て、Ａｓは結晶粒界や界面に偏析してコバルト／シリコ
ン反応の反応速度を減少させるので、形成されるＣｏＳ
ｉx 層２４，２５は均一なＣｏＳｉ相となって、つらら
状スパイクの発生は見られない。
て、Ａｓは結晶粒界や界面に偏析してコバルト／シリコ
ン反応の反応速度を減少させるので、形成されるＣｏＳ
ｉx 層２４，２５は均一なＣｏＳｉ相となって、つらら
状スパイクの発生は見られない。
【００５０】図３（ｆ）参照 次いで、Ｈ2 ＳＯ4 とＨ2 Ｏ2 を３：１に混合したエッ
チング液を用いて、温度７０℃で２０分間エッチングす
ることによりＴｉＮ膜２２及び未反応のコバルト膜２１
を除去したのち、アルゴン雰囲気中で、６０〜１００℃
／秒、例えば、９０℃／秒の昇温レートにおいて、８０
０〜９００℃、例えば、８３０℃で、０〜６０秒、より
好適には１５〜６０秒、例えば、３０秒間第２回目の急
速加熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉx 層
２４，２５をＣｏＳｉ2 層２６，２７に相転移させてコ
バルトシリサイド電極を低抵抗化する。
チング液を用いて、温度７０℃で２０分間エッチングす
ることによりＴｉＮ膜２２及び未反応のコバルト膜２１
を除去したのち、アルゴン雰囲気中で、６０〜１００℃
／秒、例えば、９０℃／秒の昇温レートにおいて、８０
０〜９００℃、例えば、８３０℃で、０〜６０秒、より
好適には１５〜６０秒、例えば、３０秒間第２回目の急
速加熱処理（２ｎｄ ＲＴＡ）を行って、ＣｏＳｉx 層
２４，２５をＣｏＳｉ2 層２６，２７に相転移させてコ
バルトシリサイド電極を低抵抗化する。
【００５１】なお、この第２回目の急速加熱処理工程に
おいては、ＣｏＳｉx は酸化しにくいのでＴｉＮ膜を設
けていないが、場合によってはＴｉＮ膜を設けてアニー
ルしても良いものである。
おいては、ＣｏＳｉx は酸化しにくいのでＴｉＮ膜を設
けていないが、場合によってはＴｉＮ膜を設けてアニー
ルしても良いものである。
【００５２】図４参照 図４は、本発明の実施の形態と同様な工程によって形成
した３２０×３２０μｍ2 の面積のコバルトシリサイド
電極を複数個設けた試料におけるリーク電流のばらつき
をワイブルプロットしたものであり、図において、○は
選択エッチング直後の試料（４Ｃ−ＷＯ）のリーク電流
を表し、□は第２回目の熱処理後の試料（４Ｃ−２ｎ
ｄ）のリーク電流を表している。
した３２０×３２０μｍ2 の面積のコバルトシリサイド
電極を複数個設けた試料におけるリーク電流のばらつき
をワイブルプロットしたものであり、図において、○は
選択エッチング直後の試料（４Ｃ−ＷＯ）のリーク電流
を表し、□は第２回目の熱処理後の試料（４Ｃ−２ｎ
ｄ）のリーク電流を表している。
【００５３】図から明らかなように、選択エッチング直
後の試料の場合には、リーク電流が１０-8Ａ以下の電極
が５０％程度であり、また、５×１０-8Ａ以下の電極が
８５％程度あり、●で示す従来の場合に比べてばらつき
が小さくなっている。
後の試料の場合には、リーク電流が１０-8Ａ以下の電極
が５０％程度であり、また、５×１０-8Ａ以下の電極が
８５％程度あり、●で示す従来の場合に比べてばらつき
が小さくなっている。
【００５４】一方、第２回目の熱処理後の試料の場合に
は、１０-7Ａ以下の電極が８５％を占め、■で示す従来
の場合に比べてばらつきが多少改善されており、ＩＶ特
性が良好になることが分かる。
は、１０-7Ａ以下の電極が８５％を占め、■で示す従来
の場合に比べてばらつきが多少改善されており、ＩＶ特
性が良好になることが分かる。
【００５５】なお、上記の実施の形態においては、不純
物としてＡｓを用いているが、Ｐ、Ｓｂ、Ｎ、及び、Ｆ
もＡｓと同様に偏析する性質があるので、コバルト層に
含有させる不純物としてＡｓの代わりに、Ｐ、Ｓｂ、
Ｎ、或いは、Ｆのいずれかを用いても良い。
物としてＡｓを用いているが、Ｐ、Ｓｂ、Ｎ、及び、Ｆ
もＡｓと同様に偏析する性質があるので、コバルト層に
含有させる不純物としてＡｓの代わりに、Ｐ、Ｓｂ、
Ｎ、或いは、Ｆのいずれかを用いても良い。
【００５６】また、不純物のドーピング手段としてイオ
ン注入法を用いているが、ＡｓＨ3やＰＨ3 等のＡｓや
Ｐを含むガス雰囲気中で、金属コバルトをターゲットと
してコバルト層をスパッタ蒸着することによって、Ａｓ
やＰ等の不純物をコバルト膜内に含有させても良い。
ン注入法を用いているが、ＡｓＨ3やＰＨ3 等のＡｓや
Ｐを含むガス雰囲気中で、金属コバルトをターゲットと
してコバルト層をスパッタ蒸着することによって、Ａｓ
やＰ等の不純物をコバルト膜内に含有させても良い。
【００５７】また、第１回目の熱処理工程において、工
程を短時間で行うために高温急速加熱処理しているが、
昇温レートが２００℃／分（約３．３℃／秒）以下で、
３００〜３５０℃、３０〜３００分間の低温長時間加熱
処理を行っても良いものであり、高温急速加熱処理の場
合と同様な効果が得られる。
程を短時間で行うために高温急速加熱処理しているが、
昇温レートが２００℃／分（約３．３℃／秒）以下で、
３００〜３５０℃、３０〜３００分間の低温長時間加熱
処理を行っても良いものであり、高温急速加熱処理の場
合と同様な効果が得られる。
【００５８】この低温長時間加熱処理の場合には、昇温
レートが高いと界面の凹凸が大きくなる等の問題がある
ので、昇温レートは２００℃／分以下にする必要があ
る。
レートが高いと界面の凹凸が大きくなる等の問題がある
ので、昇温レートは２００℃／分以下にする必要があ
る。
【００５９】また、上記の実施の形態においては、ＭＯ
ＳＦＥＴのソース．ドレイン電極及びゲート電極のシリ
サイド化の工程として説明しているが、ＭＯＳＦＥＴに
限られるものではなく、バイポーラ型半導体装置等のｐ
ｎ接合を有する半導体装置に対するシリサイド電極の形
成方法として用いることができるものである。
ＳＦＥＴのソース．ドレイン電極及びゲート電極のシリ
サイド化の工程として説明しているが、ＭＯＳＦＥＴに
限られるものではなく、バイポーラ型半導体装置等のｐ
ｎ接合を有する半導体装置に対するシリサイド電極の形
成方法として用いることができるものである。
【００６０】
【発明の効果】本発明によれば、コバルト層にコバルト
／シリコン反応を抑制するＡｓ等の不純物を含有させた
状態でシリサイド化しているので、接合リーク電流が小
さく、且つ、低抵抗のシリサイド電極を設けることがで
き、半導体装置の高速化、或いは、信頼性の向上に寄与
するところが大きい。
／シリコン反応を抑制するＡｓ等の不純物を含有させた
状態でシリサイド化しているので、接合リーク電流が小
さく、且つ、低抵抗のシリサイド電極を設けることがで
き、半導体装置の高速化、或いは、信頼性の向上に寄与
するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説
明図である。
明図である。
【図４】本発明の実施の形態による効果の説明図であ
る。
る。
【図５】従来のＭＯＳＦＥＴの途中までの製造工程の説
明図である。
明図である。
【図６】従来のＭＯＳＦＥＴの図５以降の製造工程の説
明図である。
明図である。
１ シリコン基板 ２ ｐｎ接合 ３ コバルト膜 ４ ＴｉＮ膜 ５ 不純物 ６ 第１のシリサイド層 ７ 第１のシリサイド層 ８ 第２のシリサイド層 ９ 第２のシリサイド層 １１ ｐ型シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ Ａｓイオン １６ ＬＤＤ領域 １７ ＳｉＯ2 膜 １８ サイドウォール １９ Ａｓイオン ２０ ソース・ドレイン領域 ２１ コバルト膜 ２２ ＴｉＮ膜 ２３ Ａｓイオン ２４ ＣｏＳｉx 層 ２５ ＣｏＳｉx 層 ２６ ＣｏＳｉ2 層 ２７ ＣｏＳｉ2 層 ３１ ｐ型シリコン基板 ３２ フィールド酸化膜 ３３ ゲート酸化膜 ３４ ゲート電極 ３５ Ａｓイオン ３６ ＬＤＤ領域 ３７ ＳｉＯ2 膜 ３８ サイドウォール ３９ Ａｓイオン ４０ ソース・ドレイン領域 ４１ コバルト膜 ４２ ＴｉＮ膜 ４３ ＣｏＳｉx 層 ４４ ＣｏＳｉx 層 ４５ ＣｏＳｉ2 層 ４６ ＣｏＳｉ2 層
Claims (9)
- 【請求項１】 ｐｎ接合を有するシリコン基板上にコバ
ルト膜を堆積させたのち、加熱処理して所定の領域に第
１のシリサイド層を形成する工程、前記第１のシリサイ
ド層を加熱して第２のシリサイド層を形成する工程を有
する半導体装置の製造方法において、前記コバルト膜
に、コバルト／シリコン反応を抑制する不純物を含有さ
せることを特徴とする半導体装置の製造方法。 - 【請求項２】 上記コバルト膜上に、ＴｉＮ膜を堆積さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 上記コバルト／シリコン反応を抑制する
不純物を、イオン注入によって上記コバルト膜に含有さ
せることを特徴とする請求項１または２に記載の半導体
装置の製造方法。 - 【請求項４】 上記コバルト／シリコン反応を抑制する
不純物を、上記コバルト膜の堆積工程において、前記コ
バルト／シリコン反応を抑制する不純物を含むガス中で
前記コバルト膜をスパッタリング蒸着させることを特徴
とする請求項１または２に記載の半導体装置の製造方
法。 - 【請求項５】 上記コバルト／シリコン反応を抑制する
不純物が、Ａｓ、Ｐ、Ｓｂ、Ｎ、或いは、Ｆのいずれか
であることを特徴とする請求項１乃至４のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項６】 上記第１のシリサイド層を形成する工程
において、４００〜６００℃の温度で急速加熱処理を行
うことを特徴とする請求項１乃至５のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 上記第１のシリサイド層を形成する工程
において、一定の温度における加熱処理の保持時間を０
〜３００秒にしたことを特徴とする請求項１乃至６のい
ずれか１項に記載の半導体装置の製造方法。 - 【請求項８】 上記第２のシリサイド層を形成する工程
において、８００〜９００℃の温度で急速加熱処理を行
うことを特徴とする請求項１乃至７のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項９】 上記第２のシリサイド層を形成する工程
において、一定の温度における加熱処理の保持時間を０
〜６０秒にしたことを特徴とする請求項１乃至４のいず
れか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964196A JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964196A JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116797A true JPH10116797A (ja) | 1998-05-06 |
| JP3572561B2 JP3572561B2 (ja) | 2004-10-06 |
Family
ID=17475185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26964196A Expired - Fee Related JP3572561B2 (ja) | 1996-10-11 | 1996-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3572561B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| JP2004186698A (ja) * | 2002-12-05 | 2004-07-02 | Samsung Electronics Co Ltd | 選択的な膜除去のための洗浄溶液及びその洗浄溶液を使用してシリサイド工程で膜を選択的に除去する方法 |
| JP2006332608A (ja) * | 2005-04-25 | 2006-12-07 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2007518274A (ja) * | 2004-01-12 | 2007-07-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積回路技術における低応力の側壁スペーサ |
-
1996
- 1996-10-11 JP JP26964196A patent/JP3572561B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| JP2004186698A (ja) * | 2002-12-05 | 2004-07-02 | Samsung Electronics Co Ltd | 選択的な膜除去のための洗浄溶液及びその洗浄溶液を使用してシリサイド工程で膜を選択的に除去する方法 |
| JP2007518274A (ja) * | 2004-01-12 | 2007-07-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 集積回路技術における低応力の側壁スペーサ |
| JP2006332608A (ja) * | 2005-04-25 | 2006-12-07 | Nec Electronics Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3572561B2 (ja) | 2004-10-06 |
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