JP7468186B2 - 周波数計測装置、マイクロコントローラー及び電子機器 - Google Patents

周波数計測装置、マイクロコントローラー及び電子機器 Download PDF

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Description

本発明は、周波数計測装置、マイクロコントローラー及び電子機器に関する。
基準となるクロック信号を用いて入力信号の周波数を計測する方式として、ダイレクトカウント方式とレシプロカルカウント方式が知られている。ダイレクトカウント方式は、クロック信号の所定周期に相当する計測期間における入力信号のパルス数をカウントして入力信号の周波数を直接的に計測する方式である。ダイレクトカウント方式では、入力信号の周波数が高いほど最大計測誤差が小さくなるという利点があるが、換言すれば入力信号の周波数が低いほど最大計測誤差が大きくなるという欠点がある。計測期間を長くすることで入力信号の周波数が低い場合でも計測誤差を小さくすることができるが、計測に要する時間が長くなってしまう。
一方、レシプロカルカウント方式は、入力信号の所定周期に相当する計測期間におけるクロック信号のパルス数をカウントして入力信号の１周期の時間を計測し、その逆数をとることで入力信号の周波数を間接的に計測する方式である。レシプロカルカウント方式では、入力信号の周波数が低いほど最大計測誤差が小さくなるという利点があるが、換言すれば入力信号の周波数が高いほど最大計測誤差が大きくなるという欠点がある。計測期間を長くすることで入力信号の周波数が高い場合でも計測誤差を小さくすることができるが、計測に要する時間が長くなってしまう。
したがって、ダイレクトカウント方式とレシプロカルカウント方式のいずれの場合も、入力信号の周波数の計測可能範囲が制限されるという問題がある。このような問題に対して、特許文献１には、入力信号の周波数によってダイレクトカウント方式とレシプロカルカウント方式を切り替えることで、周波数の計測範囲を広くすることが可能な周波数測定装置が記載されている。
特開２００５－９９１６号公報
しかしながら、上述した特許文献１に記載の周波数測定装置では、入力信号の周波数によって２種類のクロック信号を切り替える必要がある。そのため、測定装置の回路が複雑になってしまい、装置のコストアップを招くという問題がある。
本発明に係る周波数計測装置の一態様は、
入力信号の周波数を計測する周波数計測装置であって、
基準クロック信号に基づいて、前記入力信号の周波数の計測期間を設定する計測期間設定回路と、
前記計測期間中の前記入力信号に基づく期間の前記基準クロック信号のパルス数をカウントする第１のカウンター回路と、
前記計測期間中の前記入力信号のパルス数をカウントする第２のカウンター回路と、
前記基準クロック信号の周波数をｆＲ、前記計測期間中の前記基準クロック信号のパルス数をｎＲ、前記第２のカウンター回路のカウント値をｎＩＮ、前記第１のカウンター回路のカウント値をｎＥとして、第１の周波数ｆ１を、ｆ１＝ｆＲ×ｎＩＮ／ｎＲによって計算する第１の周波数計算回路と、
第２の周波数ｆ２を、ｆ２＝ｆＲ×ｎＩＮ／ｎＥによって計算する第２の周波数計算回路と、
前記入力信号の周波数として第１の周波数ｆ１又は第２の周波数ｆ２を選択する周波数選択回路と、
を有する。
本発明に係るマイクロコントローラーの一態様は、
前記周波数計測装置の一態様を有する。
本発明に係る電子機器の一態様は、
前記周波数計測装置の一態様又は前記マイクロコントローラーの一態様を有する。
本実施形態の周波数計測装置の構成を示す図。 第１のカウンター回路の具体的な構成例を示す図。 周波数計測装置の動作手順の一例を示すフローチャート図。 周波数計測装置における各種信号の波形の一例を示すタイミングチャート図。 本実施形態のマイクロコントローラーの構成を示す図。 マイクロコントローラーの動作手順の一例を示すフローチャート図。 マイクロコントローラーにおける各種信号の波形の一例を示すタイミングチャート図。 本実施形態の電子機器の構成例を示す機能ブロック図。 本実施形態の電子機器の他の構成例を示す機能ブロック図。 電子機器の一例としてのデジタルマルチメーターの構成例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．周波数計測装置
図１は、本実施形態の周波数計測装置の構成を示す図である。図１に示すように、本実施形態の周波数計測装置１は、計測期間設定回路１０と、第１のカウンター回路２０と、第２のカウンター回路３０と、第１の周波数計算回路４０と、第２の周波数計算回路５０と、周波数選択回路６０と、を有し、入力信号ＩＮの周波数を計測する。周波数計測装置１は、ＡＳＩＣ（Application Specific Integrated Circuit）等の１チップの集積回路で実現されてもよいし、複数チップの集積回路で実現されてもよいし、ディスクリート部品を含んでもよい。
計測期間設定回路１０は、基準クロック信号ＣＫに基づいて、入力信号ＩＮの周波数の計測期間Ｔを設定し、計測期間Ｔを示す計測期間信号ＴＳを出力する。本実施形態では、計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲがあらかじめ決められている。そして、計測期間設定回路１０は、基準クロック信号ＣＫの所定の立ち上がりエッジで計測期間信号ＴＳをローレベルからハイレベルに遷移させ、基準クロック信号ＣＫのパルス数がｎＲと一致すると、基準クロック信号ＣＫの次の立ち上がりエッジで計測期間信号ＴＳをハイレベルからローレベルに遷移させる。計測期間Ｔは、計測期間信号ＴＳがハイレベルの期間である。
周波数計測装置１は、基準クロック信号ＣＫを生成する基準クロック信号生成回路７０を有してもよい。基準クロック信号ＣＫは、入力信号ＩＮの周波数を計測するための基準となるクロック信号である。そのため、本実施形態では、基準クロック信号ＣＫは、周波数精度の高いクロック信号であり、例えば、基準クロック信号生成回路７０が水晶振動子を発振させて基準クロック信号ＣＫを生成してもよい。また、本実施形態では、基準クロック信号ＣＫは、例えば３２．７６８ｋＨｚ等の１ＭＨｚ以下の比較的低い周波数のクロック信号である。以下では、基準クロック信号ＣＫの周波数をｆＲとする。計測期間Ｔは、基準クロック信号ＣＫの周波数ｆＲと計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲとを用いて式（１）で表される。すなわち、計測期間Ｔは、基準クロック信号ＣＫの１周期のｎＲ倍の長さの期間である。
Figure 0007468186000001
第１のカウンター回路２０は、計測期間Ｔ中の、入力信号ＩＮに基づく期間Ｔ’中における、基準クロック信号ＣＫのパルス数をカウントする。例えば、期間Ｔ’は、計測期間Ｔ中の入力信号ＩＮの最初の立ち上がりエッジと最後の立ち上がりエッジとの間の期間であってもよいし、計測期間Ｔ中の入力信号ＩＮの最初の立ち下がりエッジと最後の立ち下がりエッジとの間の期間であってもよい。以下では、第１のカウンター回路２０のカウント値ＣＮ１、すなわち、期間Ｔ’の基準クロック信号ＣＫのパルス数をｎＥとする。
第２のカウンター回路３０は、計測期間Ｔ中の入力信号ＩＮのパルス数をカウントし。以下では、第２のカウンター回路３０のカウント値ＣＮ２、すなわち、計測期間Ｔ中の入力信号ＩＮのパルス数をｎＩＮとする。
第１の周波数計算回路４０は、第１の周波数ｆ１を式（２）によって計算する。第１の周波数ｆ１は、基準クロック信号ＣＫの１周期のｎＲ倍の長さの計測期間Ｔ＝ｎＲ／ｆＲにおける入力信号ＩＮのパルス数ｎＩＮをカウントして入力信号ＩＮの周波数を計測する周波数計測方式によって得られる周波数である。計測期間Ｔは基準クロック信号ＣＫのｎＲ周期に相当し、前述の通りｎＲはあらかじめ決められた一定の値であるため、この周波数計測方式は、前述のダイレクトカウント方式と同じである。
Figure 0007468186000002
第２の周波数計算回路５０は、第２の周波数ｆ２を式（３）によって計算する。第２の周波数ｆ２は、計測期間Ｔ中の入力信号ＩＮのパルス数をｎＩＮ回カウントする期間Ｔ’における基準クロック信号ＣＫのパルス数ｎＥをカウントして入力信号ＩＮの１周期の時間を計測し、その逆数をとることで入力信号ＩＮの周波数を計測する周期計測方式によって得られる周波数である。この周期計測方式は、入力信号ＩＮの周期を計測する点では前述のレシプロカルカウント方式と同じであるが、前述のレシプロカルカウント方式では、入力信号ＩＮの１周期の時間を計測しているのに対し、周期計測方式では入力信号ＩＮの１周期に限定されない時間を計測する。即ち入力信号ＩＮのパルス数ｎＩＮは、入力信号ＩＮの周波数によって変わるため、前述のレシプロカルカウント方式と異なる。
Figure 0007468186000003
周波数選択回路６０は、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１又は第２の周波数ｆ２を選択する。
周波数計測装置１は、計測誤差計算回路８０を有してもよい。計測誤差計算回路８０は、第２のカウンター回路３０のカウント値ＣＮ２、すなわち、計測期間Ｔ中の入力信号ＩＮのパルス数ｎＩＮに基づいて、計測誤差Ｅｒｒを計算する。本実施形態では、計測誤差Ｅｒｒは、第１の周波数ｆ１の最大誤差Ｅｒｒ１であり、式（４）で計算される。
Figure 0007468186000004
本実施形態では、周波数選択回路６０は、計測誤差計算回路８０が計算する計測誤差Ｅｒｒに基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を入力信号ＩＮの周波数ｆとして選択する。具体的には、周波数選択回路６０は、計測誤差Ｅｒｒの絶対値が所定の閾値ＶＴＥ以下であれば第１の周波数ｆ１を選択し、計測誤差Ｅｒｒの絶対値が閾値ＶＴＥよりも大きければ第２の周波数ｆ２を選択する。
ここで、第２の周波数ｆ２の最大誤差Ｅｒｒ２は、式（５）で表される。
Figure 0007468186000005
ここで、計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲがあらかじめ決められているため、第２の周波数ｆ２の最大誤差Ｅｒｒ２は入力信号ＩＮの周波数によらず一定値である。したがって、計測誤差Ｅｒｒの絶対値が最大誤差Ｅｒｒ２の絶対値よりも小さい場合は第１の周波数ｆ１の方が第２の周波数ｆ２よりも精度が高く、計測誤差Ｅｒｒの絶対値が最大誤差Ｅｒｒ２の絶対値よりも大きい場合は第２の周波数ｆ２の方が第１の周波数ｆ１よりも精度が高くなる。そのため、例えば、閾値ＶＴＥを最大誤差Ｅｒｒ２の絶対値とすることで、周波数選択回路６０は、第１の周波数ｆ１と第２の周波数ｆ２のうちの精度が高い方を選択して周波数ｆとすることができる。ここで閾値ＶＴＥは最大誤差Ｅｒｒ２の絶対値以外でもよい。例えば簡略の為、Ｅｒｒ２に近似した定数であってもよい。
なお、第１の周波数計算回路４０、第２の周波数計算回路５０、及び周波数選択回路６０の処理は、ロジック回路によりハードウェアで行われてもよい。このようにすれば、周波数計測装置１は、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択を高速に行うことができる。あるいは、第１の周波数計算回路４０、第２の周波数計算回路５０、及び周波数選択回路６０の処理は、ＣＰＵ（Central Processing Unit）によりソフトウェアで行われてもよい。このようにすれば、周波数計測装置１は、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択の方式を容易に変更することができる。
図２は、第１のカウンター回路２０の具体的な構成例を示す図である。図２に示すように、第１のカウンター回路２０は、基準クロックカウント回路２１と、基準カウント値保持回路２２と、を有する。
基準クロックカウント回路２１は、計測期間信号ＴＳによって示される計測期間Ｔにおいて、基準クロック信号ＣＫのパルス数をカウントし、カウント値ＣＴを出力する。
基準カウント値保持回路２２は、計測期間Ｔにおいて、入力信号ＩＮを基準クロック信号ＣＫでサンプリングして入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジを検出し、計測期間Ｔの開始時点から入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジの検出時点までの基準クロック信号ＣＫのパルス数であるカウント値ＣＴを保持する。
本実施形態では、基準カウント値保持回路２２は、入力信号エッジ検出回路２３と、基準クロック初回カウント値保持回路２４と、基準クロック更新カウント値保持回路２５と、を有する。
入力信号エッジ検出回路２３は、計測期間Ｔにおいて、入力信号ＩＮを基準クロック信号ＣＫでサンプリングして入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジを検出し、エッジ検出信号ＥＤを出力する。本実施形態では、エッジ検出信号ＥＤは、入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジの検出時点でローレベルからハイレベルに遷移し、基準クロック信号ＣＫの１周期後にハイレベルからローレベルに遷移する信号である。
基準クロック初回カウント値保持回路２４は、計測期間Ｔにおいて、エッジ検出信号ＥＤの最初のハイレベルの期間のカウント値ＣＴを、カウント値ＣＮ１＿１として保持する。
基準クロック更新カウント値保持回路２５は、計測期間Ｔにおいて、エッジ検出信号ＥＤの２回目以降のハイレベルの期間のカウント値ＣＴを、カウント値ＣＮ１＿２として保持する。カウント値ＣＮ１＿２は、エッジ検出信号ＥＤがハイレベルとなる毎に、最新のカウント値ＣＴに更新される。
したがって、計測期間Ｔの終了時点におけるカウント値ＣＮ１＿１をｎＥ１、カウント値ＣＮ１＿２をｎＥ２とすると、ｎＥ２とｎＥ１との差分は、計測期間Ｔ中の、入力信号ＩＮの最初の立ち上がりエッジ又は立ち下がりエッジから最後の立ち上がりエッジ又は立ち下がりエッジまでの期間Ｔ’における基準クロック信号ＣＫのパルス数ｎＥに相当する。したがって、前出の式（３）にｎＥ＝ｎＥ２－ｎＥ１を代入し、式（６）が得られる。第２の周波数計算回路５０は、第２の周波数ｆ２を式（６）によって計算してもよい。
Figure 0007468186000006
なお、カウント値ＣＮ１＿１及びカウント値ＣＮ１＿２が図１のカウント値ＣＮ１に相当する。また、カウント値ＣＮ１＿１が固定値であれば、基準クロック初回カウント値保持回路２４は不要である。この場合は、カウント値ＣＮ１＿２が図１のカウント値ＣＮ１に相当する。
図３は、周波数計測装置１の動作手順の一例を示すフローチャート図である。図３に示すように、まず、基準クロック信号生成回路７０が基準クロック信号ＣＫを生成する（ステップＳ１）。
次に、計測期間設定回路１０が計測期間Ｔを設定し、計測期間Ｔを開始する（ステップＳ２）。
次に、第１のカウンター回路２０の基準クロックカウント回路２１が、基準クロック信号ＣＫのパルス数のカウントを開始する（ステップＳ３）。
次に、第２のカウンター回路３０が入力信号ＩＮのパルス数のカウントを開始する（ステップＳ４）。
次に、第１のカウンター回路２０の入力信号エッジ検出回路２３が入力信号ＩＮの立ち上がりエッジを検出するまで待機する（ステップＳ５のＮ）。そして、入力信号エッジ検出回路２３が入力信号ＩＮの立ち上がりエッジを検出した場合（ステップＳ５のＹ）、第１のカウンター回路２０の基準クロック初回カウント値保持回路２４が基準クロックカウント回路２１のカウント値ＣＴをカウント値ＣＮ１＿１として保持する（ステップＳ６）。
次に、計測期間Ｔが終了するまで（ステップＳ９のＮ）、入力信号エッジ検出回路２３が入力信号ＩＮの次の立ち上がりエッジを検出する毎に（ステップＳ７のＹ）、第１のカウンター回路２０の基準クロック更新カウント値保持回路２５が基準クロックカウント回路２１のカウント値ＣＴをカウント値ＣＮ１＿２として保持する（ステップＳ８）。
そして、計測期間Ｔが終了すると（ステップＳ９のＹ）、第２のカウンター回路３０のカウント値ＣＮ２をｎＩＮとして、基準クロック信号ＣＫの周波数ｆＲと計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲとを用いて、第１の周波数計算回路４０が、式（２）により第１の周波数ｆ１を計算する（ステップＳ１０）。
次に、カウント値ＣＮ１＿１をｎＥ１、カウント値ＣＮ１＿２をｎＥ２として、第２の周波数計算回路５０が、式（６）により第２の周波数ｆ２を計算する（ステップＳ１１）。
次に、計測誤差計算回路８０が、式（４）により計測誤差Ｅｒｒを計算する（ステップＳ１２）。
最後に、計測誤差Ｅｒｒが閾値以下の場合は（ステップＳ１３のＹ）、周波数選択回路６０が入力信号ＩＮの周波数ｆとして第１の周波数ｆ１を選択し（ステップＳ１４）、計測誤差Ｅｒｒが閾値ＶＴＥよりも大きい場合は（ステップＳ１３のＮ）、周波数選択回路６０が入力信号ＩＮの周波数ｆとして第２の周波数ｆ２を選択する（ステップＳ１５）。
図４は、周波数計測装置１における各種信号の波形の一例を示すタイミングチャート図である。
図４の例では、まず、時刻ｔ１において計測期間信号ＴＳがローレベルからハイレベルに遷移し、計測期間Ｔが開始する。そして、計測期間Ｔにおいて、基準クロック信号ＣＫの立ち上がりエッジ毎に、基準クロック信号ＣＫのパルス数のカウント値ＣＴが０から１ずつ増加する。
時刻ｔ２において、入力信号ＩＮがローレベルからハイレベルに遷移する。この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＮ２が０から１に変化する。また、時刻ｔ３における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤがローレベルからハイレベルに遷移する。
時刻ｔ４において、エッジ検出信号ＥＤがハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、カウント値ＣＮ１＿１がカウント値ＣＴである１に更新される。
時刻ｔ５において、入力信号ＩＮがローレベルからハイレベルに遷移する。この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＮ２が１から２に変化する。また、時刻ｔ６における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤがローレベルからハイレベルに遷移する。
時刻ｔ７において、エッジ検出信号ＥＤがハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、カウント値ＣＮ１＿２がカウント値ＣＴである５に更新される。
以降は時刻ｔ８まで、時刻ｔ５～時刻ｔ７と同様に、入力信号ＩＮがローレベルからハイレベルに遷移する毎に、入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＮ２が１ずつ増加し、基準クロック信号ＣＫの立ち上がりエッジに同期して、カウント値ＣＮ１＿２がカウント値ＣＴに更新される。
時刻ｔ８において、入力信号ＩＮがローレベルからハイレベルに遷移する。この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＮ２がｎＩＮ－１からｎＩＮに変化する。また、時刻ｔ９における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤがローレベルからハイレベルに遷移する。
時刻ｔ１０において、エッジ検出信号ＥＤがハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、カウント値ＣＮ１＿２がカウント値ＣＴであるｎＲ－３に更新される。
時刻ｔ１１において、カウント値ＣＴがｎＲ－１であるので、計測期間信号ＴＳがハイレベルからローレベルに遷移し、計測期間Ｔが終了する。時刻ｔ１１におけるカウント値ＣＮ２であるｎＩＮは計測期間Ｔにおける入力信号ＩＮのパルス数に相当する。また、時刻ｔ１１におけるカウント値ＣＮ１＿１である１をｎＥ１とし、時刻ｔ１１におけるカウント値ＣＮ１＿２であるｎＲ－３をｎＥ２とすると、ｎＥ２－ｎＥ１は、時刻ｔ２から時刻ｔ８までの期間Ｔ’における基準クロック信号ＣＫのパルス数に相当する。
時刻ｔ１２において、基準クロック信号ＣＫの立ち上がりエッジに同期して、第１の周波数ｆ１が前出の式（２）によって算出され、第２の周波数ｆ２が前出の式（６）によって算出され、計測誤差Ｅｒｒが前出の式（４）によって算出される。そして、計測誤差Ｅｒｒに基づいて、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１又は第２の周波数ｆ２が選択される。
以上に説明したように、本実施形態の周波数計測装置１では、計測期間設定回路１０が、基準クロック信号ＣＫに基づいて、入力信号ＩＮの周波数ｆの計測期間Ｔを設定し、第１のカウンター回路２０が、計測期間Ｔ中の入力信号ＩＮに基づく期間Ｔ’の基準クロック信号ＣＫのパルス数ｎＥをカウントし、第２のカウンター回路３０が、計測期間Ｔ中の入力信号ＩＮのパルス数ｎＩＮをカウントする。また、基準クロック信号ＣＫの周波数をｆＲ、計測期間Ｔ中の基準クロック信号ＣＫのパルス数をｎＲとして、第１の周波数計算回路４０が前出の式（２）によって第１の周波数ｆ１を計算し、第２の周波数計算回路５０が前出の式（３）によって第２の周波数ｆ２を計算し、周波数選択回路６０が、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１又は第２の周波数ｆ２を選択する。
すなわち、本実施形態の周波数計測装置１は、周波数計測方式によって第１の周波数ｆ１を計算し、周期計測方式によって第２の周波数ｆ２を計算し、入力信号ＩＮの周波数として第１の周波数ｆ１又は第２の周波数ｆ２を選択することで、周波数の計測範囲を広くすることができる。また、本実施形態の周波数計測装置１によれば、周波数計測方式による第１の周波数ｆ１の計算と周期計測方式による第２の周波数ｆ２の計算に基準クロック信号ＣＫが共通に用いられるので、複数のクロック信号を必要とせず、低コスト化が可能である。
また、本実施形態の周波数計測装置１では、計測誤差計算回路８０が、第２のカウンター回路３０がカウントした計測期間Ｔ中の入力信号ＩＮのパルス数ｎＩＮに基づいて、式（４）により計測誤差Ｅｒｒを計算し、周波数選択回路６０が、計測誤差Ｅｒｒに基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を入力信号ＩＮの周波数として選択する。具体的には、周波数選択回路６０は、計測誤差Ｅｒｒの絶対値が所定の閾値ＶＴＥ以下であれば第１の周波数ｆ１を選択し、計測誤差Ｅｒｒの絶対値が閾値ＶＴＥよりも大きければ第２の周波数ｆ２を選択する。したがって、本実施形態の周波数計測装置１によれば、閾値ＶＴＥを適切に設定することにより、周波数選択回路６０は、第１の周波数ｆ１と第２の周波数ｆ２のうち計測誤差の小さい方を選択することができるので、入力信号ＩＮの周波数ｆを高い精度で計測することができる。
２．マイクロコントローラー
図５は、本実施形態のマイクロコントローラーの構成を示す図である。図５に示すように、本実施形態のマイクロコントローラー１００は、基準クロック信号生成回路１１０と、第１タイマー１２０と、第２タイマー１３０と、メモリー１４０と、ＣＰＵ（Central Processing Unit）１５０と、を有する。第１タイマー１２０、第２タイマー１３０、メモリー１４０及びＣＰＵ１５０は、バス１６０と接続されている。なお、マイクロコントローラー１００は、これらの構成要素の一部を有していなくてもよいし、他の構成要素を有していてもよい。
基準クロック信号生成回路１１０、第１タイマー１２０、第２タイマー１３０、メモリー１４０及びＣＰＵ１５０は、前述した周波数計測装置１として機能する。すなわち、マイクロコントローラー１００は、周波数計測装置１を含む。
マイクロコントローラー１００は水晶振動子等の振動子２００と接続されており、基準クロック信号生成回路１１０は、振動子２００を発振させて周波数精度の高い基準クロック信号ＣＫを生成する。
第１タイマー１２０は、比較値レジスター１２１、カウンター１２２、コンパレーター１２３、出力制御部１２４、キャプチャーレジスター１２５及びエッジ検出部１２６を有する。
比較値レジスター１２１には、前述の計測期間Ｔを決めるための値が設定される。例えば、前述した計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲに対して、比較値レジスター１２１にはｎ１＝ｎＲ－１が設定される。
カウンター１２２は、計測期間Ｔが開始すると値が０にリセットされて基準クロック信号ＣＫのパルス数をカウントする。
コンパレーター１２３は、カウンター１２２のカウント値ＣＴ１と比較値レジスター１２１の値とを比較し、両者が一致しているか否かを示す信号を出力する。
出力制御部１２４は、計測期間Ｔを示す計測期間信号ＴＳを生成し、マイクロコントローラー１００の外部に出力する。出力制御部１２４は、基準クロック信号ＣＫに同期して出力する計測期間信号ＴＳをローレベルからハイレベルに遷移させて計測期間Ｔが開始し、コンパレーター１２３の出力信号がカウント値ＣＴ１と比較値レジスター１２１の値とが一致していることを示すと、基準クロック信号ＣＫに同期して計測期間信号ＴＳをハイレベルからローレベルに遷移させて計測期間Ｔを終了する。
エッジ検出部１２６は、計測期間Ｔにおいて、マイクロコントローラー１００の外部から入力される入力信号ＩＮを基準クロック信号ＣＫでサンプリングして入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジを検出し、エッジ検出信号ＥＤ１を出力する。本実施形態では、エッジ検出信号ＥＤ１は、入力信号ＩＮの立ち上がりエッジ又は立ち下がりエッジの検出時点でローレベルからハイレベルに遷移し、基準クロック信号ＣＫの１周期後にハイレベルからローレベルに遷移する信号である。
キャプチャーレジスター１２５は、エッジ検出信号ＥＤ１がハイレベルのときに、基準クロック信号ＣＫの立ち上がりエッジでカウント値ＣＴ１を取得し、キャプチャー値ＣＰ１として保持する。キャプチャーレジスター１２５は、計測期間Ｔにおいて、エッジ検出信号ＥＤ１の最初のハイレベルの期間に取得して保持したキャプチャー値ＣＰ１を、バス１６０を介してメモリー１４０に転送し、メモリー１４０に第１タイマー第１キャプチャー値１４１として記憶させる。また、キャプチャーレジスター１２５は、計測期間Ｔにおいて、エッジ検出信号ＥＤ１の２回目以降のハイレベルの期間に取得して保持したキャプチャー値ＣＰ１を、バス１６０を介してメモリー１４０に転送し、メモリー１４０に第１タイマー第２キャプチャー値１４２として記憶させる。第１タイマー第２キャプチャー値１４２は、エッジ検出信号ＥＤ１がハイレベルとなる毎に、最新のキャプチャー値ＣＰ１に更新される。
第２タイマー１３０は、カウンター１３１、キャプチャーレジスター１３２及びエッジ検出部１３３を有する。
カウンター１３１は、計測期間Ｔ中の入力信号ＩＮのパルス数をカウントする。
エッジ検出部１３３は、マイクロコントローラー１００の外部から入力される計測期間信号ＴＳを入力信号ＩＮでサンプリングして計測期間信号ＴＳの立ち上がりエッジ又は立ち下がりエッジを検出し、エッジ検出信号ＥＤ２を出力する。本実施形態では、エッジ検出信号ＥＤ２は、計測期間信号ＴＳの立ち上がりエッジ又は立ち下がりエッジの検出時点でローレベルからハイレベルに遷移し、入力信号ＩＮの１周期後にハイレベルからローレベルに遷移する信号である。
キャプチャーレジスター１３２は、エッジ検出信号ＥＤ２がハイレベルのときに、入力信号ＩＮの立ち上がりエッジでカウンター１３１のカウント値ＣＴ２を取得し、キャプチャー値ＣＰ２として保持する。キャプチャーレジスター１３２は、計測期間Ｔの開始後、エッジ検出信号ＥＤ２の最初のハイレベルの期間に取得して保持したキャプチャー値ＣＰ２を、バス１６０を介してメモリー１４０に転送し、メモリー１４０に第２タイマー第１キャプチャー値１４３として記憶させる。また、キャプチャーレジスター１３２は、エッジ検出信号ＥＤ２の２回目のハイレベルの期間に取得して保持したキャプチャー値ＣＰ２を、バス１６０を介してメモリー１４０に転送し、メモリー１４０に第２タイマー第２キャプチャー値１４４として記憶させる。
ＣＰＵ１５０は、メモリー１４０に記憶されている周波数計算プログラム１４５を実行し、ソフトウェア処理により入力信号ＩＮの周波数ｆを計算する。具体的には、まず、ＣＰＵ１５０は、計測期間Ｔの終了後、バス１６０を介してメモリー１４０から、第１タイマー第１キャプチャー値１４１、第１タイマー第２キャプチャー値１４２、第２タイマー第１キャプチャー値１４３及び第２タイマー第２キャプチャー値１４４を読み出す。次に、第１タイマー第１キャプチャー値１４１をｎＥ１、第１タイマー第２キャプチャー値１４２をｎＥ２、第２タイマー第１キャプチャー値１４３をｎＴ１、第２タイマー第２キャプチャー値１４４をｎＴ２としたとき、ＣＰＵ１５０は、ｎＩＮ＝ｎＴ２－ｎＴ１として、既知である基準クロック信号ＣＫの周波数ｆＲと計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲとを用いて、前出の式（２）によって第１の周波数ｆ１を計算する。さらに、ＣＰＵ１５０は、前出の式（６）によって第２の周波数ｆ２を計算する。また、ＣＰＵ１５０は、前出の式（４）によって計測誤差Ｅｒｒを計算する。そして、ＣＰＵ１５０は、計測誤差Ｅｒｒに基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を入力信号ＩＮの周波数ｆとして選択する。具体的には、ＣＰＵ１５０は、計測誤差Ｅｒｒの絶対値が所定の閾値ＶＴＥ以下であれば第１の周波数ｆ１を選択し、計測誤差Ｅｒｒの絶対値が閾値ＶＴＥよりも大きければ第２の周波数ｆ２を選択する。
なお、基準クロック信号生成回路１１０は、図１の基準クロック信号生成回路７０として機能する。また、第１タイマー１２０及びメモリー１４０は、図１の計測期間設定回路１０及び第１のカウンター回路２０として機能する。第２タイマー１３０及びメモリー１４０は、図１の第２のカウンター回路３０として機能する。すなわち、マイクロコントローラー１００において、図１の基準クロック信号生成回路７０、計測期間設定回路１０、第１のカウンター回路２０及び第２のカウンター回路３０の処理は、ロジック回路によりハードウェアで行われる。ただし、計測期間設定回路１０、第１のカウンター回路２０及び第２のカウンター回路３０の処理の少なくとも一部が、ＣＰＵ１５０によりソフトウェアで行われてもよい。
また、ＣＰＵ１５０及びメモリー１４０は、図１の第１の周波数計算回路４０、第２の周波数計算回路５０、周波数選択回路６０及び計測誤差計算回路８０として機能する。すなわち、マイクロコントローラー１００において、図１の第１の周波数計算回路４０、第２の周波数計算回路５０、周波数選択回路６０及び計測誤差計算回路８０の処理は、ＣＰＵ１５０によりソフトウェアで行われる。これにより、マイクロコントローラー１００は、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択の方式を容易に変更することができる。ただし、第１の周波数計算回路４０、第２の周波数計算回路５０、周波数選択回路６０及び計測誤差計算回路８０の処理の少なくとも一部が、ロジック回路によりハードウェアで行われてもよい。このようにすれば、周波数計測装置１は、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択の少なくとも一部を高速に行うことができる。
図６は、マイクロコントローラー１００の動作手順の一例を示すフローチャート図である。図６に示すように、まず、基準クロック信号生成回路１１０が基準クロック信号ＣＫを生成する（ステップＳ１０１）。
次に、第１タイマー１２０の出力制御部１２４が計測期間信号ＴＳを立ち上げ、計測期間Ｔを開始する（ステップＳ１０２）。
次に、第１タイマー１２０のカウンター１２２が基準クロック信号ＣＫのパルス数のカウントを開始する（ステップＳ１０３）。
次に、第２タイマー１３０のカウンター１３１が入力信号ＩＮのパルス数のカウントを開始する（ステップＳ１０４）。
次に、第２タイマー１３０のエッジ検出部１３３が計測期間信号ＴＳの立ち上がりエッジを検出し、キャプチャーレジスター１３２がカウンター１３１のカウント値ＣＴ２を取得し、第２タイマー第１キャプチャー値１４３としてメモリー１４０に記憶させる（ステップＳ１０５）。
次に、第１タイマー１２０のエッジ検出部１２６が入力信号ＩＮの立ち上がりエッジを検出するまで待機する（ステップＳ１０６のＮ）。そして、エッジ検出部１２６が入力信号ＩＮの立ち上がりエッジを検出した場合（ステップＳ１０６のＹ）、第１タイマー１２０のキャプチャーレジスター１２５がカウンター１２２のカウント値ＣＴ１を取得し、第１タイマー第１キャプチャー値１４１としてメモリー１４０に記憶させる（ステップＳ１０７）。
次に、第１タイマー１２０のカウンター１２２のカウント値ＣＴ１が比較値レジスター１２１の値と一致するまで（ステップＳ１１０のＮ）、第１タイマー１２０のエッジ検出部１２６が入力信号ＩＮの次の立ち上がりエッジを検出する毎に（ステップＳ１０８のＹ）、第１タイマー１２０のキャプチャーレジスター１２５がカウンター１２２のカウント値ＣＴ１を取得し、第１タイマー第２キャプチャー値１４２としてメモリー１４０に記憶させる（ステップＳ１０９）。
次に、第１タイマー１２０の出力制御部１２４が計測期間信号ＴＳを立ち下げ、計測期間Ｔを終了する（ステップＳ１１０）。
次に、第２タイマー１３０のエッジ検出部１３３が計測期間信号ＴＳの立ち下がりエッジを検出し、キャプチャーレジスター１３２がカウンター１３１のカウント値ＣＴ２を取得し、第２タイマー第２キャプチャー値１４４としてメモリー１４０に記憶させる（ステップＳ１１１）。
次に、ＣＰＵ１５０が、第１の周波数ｆ１、第２の周波数ｆ２及び計測誤差Ｅｒｒを計算する（ステップＳ１１２）。具体的には、第２タイマー第１キャプチャー値１４３をｎＴ１、第２タイマー第２キャプチャー値１４４をｎＴ２、ｎＩＮ＝ｎＴ２－ｎＴ１として、基準クロック信号ＣＫの周波数ｆＲと計測期間Ｔ中の基準クロック信号ＣＫのパルス数ｎＲとを用いて、ＣＰＵ１５０は、前出の式（２）により第１の周波数ｆ１を計算する。また、第１タイマー第１キャプチャー値１４１をｎＥ１、第１タイマー第２キャプチャー値１４２をｎＥ２として、ＣＰＵ１５０は、前出の式（６）により第２の周波数ｆ２を計算する。また、ＣＰＵ１５０は、前出の式（４）により計測誤差Ｅｒｒを計算する。
最後に、計測誤差Ｅｒｒが閾値以下の場合は（ステップＳ１１４のＹ）、ＣＰＵ１５０が入力信号ＩＮの周波数ｆとして第１の周波数ｆ１を選択し（ステップＳ１１５）、計測誤差Ｅｒｒが閾値ＶＴＥよりも大きい場合は（ステップＳ１１４のＮ）、ＣＰＵ１５０が入力信号ＩＮの周波数ｆとして第２の周波数ｆ２を選択する（ステップＳ１１６）。
図７は、マイクロコントローラー１００における各種信号の波形の一例を示すタイミングチャート図である。
図７の例では、まず、時刻ｔ１において計測期間信号ＴＳがローレベルからハイレベルに遷移し、計測期間Ｔが開始する。そして、基準クロック信号ＣＫのパルス数のカウント値ＣＴ１が０にリセットされた後、計測期間Ｔにおいて、基準クロック信号ＣＫの立ち上がりエッジ毎に、カウント値ＣＴ１が０から１ずつ増加する。
時刻ｔ２において、入力信号ＩＮがローレベルからハイレベルに遷移する。この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＴ２が０から１に変化するとともに、エッジ検出信号ＥＤ２がローレベルからハイレベルに遷移する。また、時刻ｔ３における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤ１がローレベルからハイレベルに遷移する。
時刻ｔ４において、エッジ検出信号ＥＤ１がハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、キャプチャー値ＣＰ１がカウント値ＣＴ１である１に更新される。キャプチャー値ＣＰ１は、第１タイマー第１キャプチャー値１４１としてメモリー１４０に記憶される。
時刻ｔ５において、入力信号ＩＮがローレベルからハイレベルに遷移する。エッジ検出信号ＥＤ２がハイレベルであるので、この入力信号ＩＮの立ち上がりエッジに同期して、キャプチャー値ＣＰ２がカウント値ＣＴ２である１に更新される。キャプチャー値ＣＰ２は、第２タイマー第１キャプチャー値１４３としてメモリー１４０に記憶される。また、この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＴ２が１から２に変化する。また、時刻ｔ６における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤ１がローレベルからハイレベルに遷移する。
時刻ｔ７において、エッジ検出信号ＥＤ１がハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、キャプチャー値ＣＰ１がカウント値ＣＴ１である４に更新される。キャプチャー値ＣＰ１は、第１タイマー第２キャプチャー値１４２としてメモリー１４０に記憶される。
以降は時刻ｔ８まで、時刻ｔ５～時刻ｔ７と同様に、入力信号ＩＮがローレベルからハイレベルに遷移する毎に、入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＴ２が１ずつ増加し、基準クロック信号ＣＫの立ち上がりエッジに同期して、第１タイマー第２キャプチャー値１４２がキャプチャー値ＣＰ１であるカウント値ＣＴ１に更新される。
時刻ｔ８において、入力信号ＩＮがローレベルからハイレベルに遷移し、時刻ｔ９における基準クロック信号ＣＫの立ち上がりエッジに同期して、エッジ検出信号ＥＤ１がローレベルからハイレベルに遷移する。
時刻ｔ１０において、エッジ検出信号ＥＤ１がハイレベルであるので、基準クロック信号ＣＫの立ち上がりエッジに同期して、キャプチャー値ＣＰ１がカウント値ＣＴ１であるｎ１－１に更新される。キャプチャー値ＣＰ１は、第１タイマー第２キャプチャー値１４２としてメモリー１４０に記憶される。
時刻ｔ１１において、カウント値ＣＴ１が比較値レジスター１２１の値ｎ１と一致するので、計測期間信号ＴＳがハイレベルからローレベルに遷移し、計測期間Ｔが終了する。
また、時刻ｔ１１において計測期間信号ＴＳがハイレベルからローレベルに遷移した直後に入力信号ＩＮがローレベルからハイレベルに遷移する。この入力信号ＩＮの立ち上がりエッジに同期して、カウント値ＣＴ２がｎ２に変化するとともに、エッジ検出信号ＥＤ２がローレベルからハイレベルに遷移する。
時刻ｔ１２において、入力信号ＩＮがローレベルからハイレベルに遷移する。エッジ検出信号ＥＤ２がハイレベルであるので、この入力信号ＩＮの立ち上がりエッジに同期して、キャプチャー値ＣＰ２がカウント値ＣＴ２であるｎ２に更新される。キャプチャー値ＣＰ２は、第２タイマー第１キャプチャー値１４３としてメモリー１４０に記憶される。
時刻ｔ１２以降において、第１タイマー第１キャプチャー値１４１をｎＥ１とし、第１タイマー第２キャプチャー値１４２をｎＥ２とすると、ｎＥ２－ｎＥ１は、時刻ｔ２から時刻ｔ８までの期間Ｔ’における基準クロック信号ＣＫのパルス数に相当する。また、第２タイマー第１キャプチャー値１４３をｎＴ１とし、第２タイマー第２キャプチャー値１４４をｎＴ２とすると、ｎＴ２－ｎＴ１は、計測期間Ｔにおける入力信号ＩＮのパルス数に相当する。
その後、ＣＰＵ１５０により、第１の周波数ｆ１が前出の式（２）によって算出され、第２の周波数ｆ２が前出の式（６）によって算出され、計測誤差Ｅｒｒが前出の式（４）によって算出される。そして、計測誤差Ｅｒｒに基づいて、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１又は第２の周波数ｆ２が選択される。
以上に説明したように、本実施形態のマイクロコントローラー１００では、第１タイマー１２０が、基準クロック信号ＣＫに基づいて入力信号ＩＮの周波数ｆの計測期間Ｔを設定し、基準クロック信号ＣＫのパルス数をカウントする。また、第１タイマー１２０が、計測期間Ｔにおける入力信号ＩＮの最初の立ち上がりエッジ又は立ち下がりエッジの検出時点での基準クロック信号ＣＫのパルス数のカウント値ＣＴ１をｎＥ１としてメモリー１４０に記憶させる。また、第１タイマー１２０が、計測期間Ｔにおける入力信号ＩＮの最後の立ち上がりエッジ又は立ち下がりエッジの検出時点でのカウント値ＣＴ１をｎＥ２としてメモリー１４０に記憶させる。換言すれば、第１タイマー１２０は、基準クロック信号ＣＫに基づいて、入力信号ＩＮの周波数ｆの計測期間Ｔを設定し、計測期間Ｔ中の入力信号ＩＮに基づく期間Ｔ’の基準クロック信号ＣＫのパルス数ｎＥ＝ｎＥ２－ｎＥ１をカウントする。
また、本実施形態のマイクロコントローラー１００では、第２タイマー１３０が、入力信号ＩＮのパルス数をカウントする。また、第２タイマー１３０が、計測期間信号ＴＳの立ち上がりエッジの検出時点での入力信号ＩＮのパルス数のカウント値ＣＴ２をｎＴ１としてメモリー１４０に記憶させる。また、第２タイマー１３０が、計測期間信号ＴＳの立ち下がりエッジの検出時点でのカウント値ＣＴ２をｎＴ２としてメモリー１４０に記憶させる。換言すれば、第２タイマー１３０は、計測期間Ｔ中の入力信号ＩＮのパルス数ｎＩＮ＝ｎＴ２－ｎＴ１をカウントする。
また、本実施形態のマイクロコントローラー１００では、基準クロック信号ＣＫの周波数をｆＲ、計測期間Ｔ中の基準クロック信号ＣＫのパルス数をｎＲとして、ＣＰＵ１５０が、周波数計算プログラム１４５を実行することにより、前出の式（２）によって第１の周波数ｆ１を計算し、前出の式（３）又は式（６）によって第２の周波数ｆ２を計算し、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１又は第２の周波数ｆ２を選択する。
すなわち、本実施形態のマイクロコントローラー１００は、周波数計測方式によって第１の周波数ｆ１を計算し、周期計測方式によって第２の周波数ｆ２を計算し、入力信号ＩＮの周波数として第１の周波数ｆ１又は第２の周波数ｆ２を選択することで、周波数の計測範囲を広くすることができる。また、本実施形態のマイクロコントローラー１００によれば、周波数計測方式による第１の周波数ｆ１の計算と周期計測方式による第２の周波数ｆ２の計算に基準クロック信号ＣＫが共通に用いられるので、複数のクロック信号を必要とせず、低コスト化が可能である。
また、本実施形態のマイクロコントローラー１００では、ＣＰＵ１５０が、第２タイマー１３０がカウントした計測期間Ｔ中の入力信号ＩＮのパルス数ｎＩＮに基づいて、式（４）により計測誤差Ｅｒｒを計算し、計測誤差Ｅｒｒに基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を入力信号ＩＮの周波数として選択する。具体的には、ＣＰＵ１５０は、計測誤差Ｅｒｒの絶対値が所定の閾値ＶＴＥ以下であれば第１の周波数ｆ１を選択し、計測誤差Ｅｒｒの絶対値が閾値ＶＴＥよりも大きければ第２の周波数ｆ２を選択する。したがって、本実施形態のマイクロコントローラー１００によれば、閾値ＶＴＥを適切に設定することにより、ＣＰＵ１５０は、第１の周波数ｆ１と第２の周波数ｆ２のうち計測誤差の小さい方を選択することができるので、入力信号ＩＮの周波数ｆを高い精度で計測することができる。
また、本実施形態のマイクロコントローラー１００によれば、汎用性を有する第１タイマー１２０、第２タイマー１３０、メモリー１４０及びＣＰＵ１５０によって、入力信号ＩＮの周波数ｆを計測する周波数計測装置１を実現することができる。さらに、本実施形態のマイクロコントローラー１００によれば、周波数計算プログラム１４５を変更することにより、ＣＰＵ１５０による第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択の方式を容易に変更することができる。
３．電子機器
図８は、本実施形態の電子機器の構成例を示す機能ブロック図である。また、図９は、本実施形態の電子機器の他の構成例を示す機能ブロック図である。
図８及び図９に示すように、本実施形態の電子機器３００は、周波数計測装置３１０又はマイクロコントローラー３３０を有する。また、本実施形態の電子機器３００は、振動子３２０、操作部３４０、通信部３５０、表示部３６０及び音出力部３７０を有してもよい。なお、本実施形態の電子機器３００は、図８又は図９の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
周波数計測装置３１０及びマイクロコントローラー３３０は、不図示の記憶部に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、周波数計測装置３１０及びマイクロコントローラー３３０は、操作部３４０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。
特に、本実施形態では、周波数計測装置３１０及びマイクロコントローラー３３０は、外付けの振動子３２０を発振させて基準クロック信号を生成し、基準クロック信号に基づいて、外部から入力される入力信号ＩＮの周波数を計測する。
操作部３４０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を周波数計測装置３１０又はマイクロコントローラー３３０に出力する。
通信部３５０は、周波数計測装置３１０又はマイクロコントローラー３３０の外部機器との間のデータ通信を成立させるための各種制御を行う。
表示部３６０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３４０として機能するタッチパネルが設けられていてもよい。
音出力部３７０は、スピーカー等によって構成され、周波数計測装置３１０又はマイクロコントローラー３３０からの出力信号である音信号に基づいて音を出力する。
周波数計測装置３１０として、例えば上述した実施形態の周波数計測装置１を適用し、あるいは、マイクロコントローラー３３０として、例えば上述した実施形態のマイクロコントローラー１００を適用することにより、周波数の計測精度の高い電子機器３００を実現することができる。
このような電子機器３００としては種々の電子機器が考えられ、例えば、デジタルマルチメーター、車速センサー、回転数計等が挙げられる。
図１０は、電子機器３００の一例としてのデジタルマルチメーターの構成例を示す図である。図１０に示すように、デジタルマルチメーター３０１は、図９に示した振動子３２０、マイクロコントローラー３３０及び表示部３６０を有する。
マイクロコントローラー３３０は、基準クロック信号生成回路３３１、コンパレーター３３２、測定回路３３３、ＣＰＵ（Central Processing Unit）３３４、メモリー３３５及びＬＣＤ駆動回路３３６を含む。測定回路３３３、ＣＰＵ３３４及びメモリー３３５は、バス３３７と接続されている。
マイクロコントローラー３３０は水晶振動子等の振動子３２０と接続されており、基準クロック信号生成回路３３１は、振動子３２０を発振させて周波数精度の高い基準クロック信号ＣＫを生成する。
コンパレーター３３２は、サイン波、三角波、鋸歯波等の入力信号ＩＮを基準電圧と比較してパルス状の入力信号ＩＮ’に変換する。
測定回路３３３は、基準クロック信号ＣＫに基づいて設定された計測期間Ｔ中の入力信号ＩＮ’に基づく期間Ｔ’の基準クロック信号ＣＫのパルス数をカウントし、カウント値を、バス３３７を介してメモリー３３５に転送して記憶させる。また、測定回路３３３は、計測期間Ｔ中の入力信号ＩＮ’のパルス数をカウントし、カウント値を、バス３３７を介してメモリー３３５に転送して記憶させる。
ＣＰＵ３３４は、バス３３７を介してメモリー３３５から各種のカウント値を読み出し、前出の式（２）により、周波数計測方式によって得られる第１の周波数ｆ１を計算する。また、ＣＰＵ３３４は、前出の式（３）または式（６）により、周期計測方式によって得られる第２の周波数ｆ２を計算する。また、ＣＰＵ３３４は、前出の式（４）により、計測誤差Ｅｒｒを計算する。そして、ＣＰＵ３３４は、計測誤差Ｅｒｒに基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を入力信号ＩＮの周波数ｆとして選択し、バス３３７を介してＬＣＤ駆動回路３３６に転送する。
基準クロック信号生成回路３３１、コンパレーター３３２、測定回路３３３、ＣＰＵ３３４及びメモリー３３５は、図８に示した周波数計測装置３１０として機能する。
ＬＣＤ駆動回路３３６は、バス３３７を介してＣＰＵ３３４から転送される周波数ｆに基づいて、ＬＣＤである表示部３６０を駆動して表示部３６０に周波数ｆの情報を表示させるための表示信号を生成する。
表示部３６０は、ＬＣＤ駆動回路３３６から出力される表示信号に基づいて、周波数計測装置３１０が計測した入力信号ＩＮの周波数を表示する。
周波数計測装置３１０として、例えば上述した実施形態の周波数計測装置１を適用し、あるいは、マイクロコントローラー３３０として、例えば上述した実施形態のマイクロコントローラー１００を適用することにより、周波数の計測精度の高いデジタルマルチメーター３０１を実現することができる。
なお、基準クロック信号生成回路３３１、ＣＰＵ３３４及びメモリー３３５は、それぞれ、図５の基準クロック信号生成回路１１０、ＣＰＵ１５０及びメモリー１４０に相当する。また、測定回路３３３は、図５の第１タイマー１２０及び第２タイマー１３０に相当する。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、上記実施形態の周波数計測装置１では、基準クロック信号生成回路７０が水晶振動子を発振させて基準クロック信号ＣＫを生成する例を挙げ、上記実施形態のマイクロコントローラー１００では、基準クロック信号生成回路１１０が水晶振動子等の振動子２００を発振させて基準クロック信号ＣＫを生成しているが、基準クロック信号生成回路７０，１１０は他の構成でもよい。例えば、基準クロック信号生成回路７０，１１０は、水晶振動子以外の圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を発振させて基準クロック信号ＣＫを生成してもよいし、ＣＲ発振回路であってもよい。
また、上記実施形態の周波数計測装置１又はマイクロコントローラー１００では、内部で基準クロック信号ＣＫが生成されているが、基準クロック信号ＣＫは、周波数計測装置１又はマイクロコントローラー１００の外部から入力されてもよい。
また、上記実施形態の周波数計測装置１又はマイクロコントローラー１００では、第１の周波数ｆ１と第２の周波数ｆ２をともに計算しているが、入力信号ＩＮの周波数ｆとして第１の周波数ｆ１を選択する場合には第２の周波数ｆ２を計算せずに第１の周波数ｆ１を計算し、入力信号ＩＮの周波数ｆとして第２の周波数ｆ２を選択する場合には第１の周波数ｆ１を計算せずに第２の周波数ｆ２を計算してもよい。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態および変形例から以下の内容が導き出される。
周波数計測装置の一態様は、
入力信号の周波数を計測する周波数計測装置であって、
基準クロック信号に基づいて、前記入力信号の周波数の計測期間を設定する計測期間設定回路と、
前記計測期間中の前記入力信号に基づく期間の前記基準クロック信号のパルス数をカウントする第１のカウンター回路と、
前記計測期間中の前記入力信号のパルス数をカウントする第２のカウンター回路と、
前記基準クロック信号の周波数をｆＲ、前記計測期間中の前記基準クロック信号のパルス数をｎＲ、前記第２のカウンター回路のカウント値をｎＩＮ、前記第１のカウンター回路のカウント値をｎＥとして、第１の周波数ｆ１を、ｆ１＝ｆＲ×ｎＩＮ／ｎＲによって計算する第１の周波数計算回路と、
第２の周波数ｆ２を、ｆ２＝ｆＲ×ｎＩＮ／ｎＥによって計算する第２の周波数計算回路と、
前記入力信号の周波数として第１の周波数ｆ１又は第２の周波数ｆ２を選択する周波数選択回路と、
を有する。
この周波数計測装置では、第１の周波数計算回路は、基準クロック信号の１周期のｎＲ倍の長さの計測期間Ｔ＝ｎＲ／ｆＲにおける入力信号のパルス数ｎＩＮをカウントして入力信号の周波数を計測する周波数計測方式によって第１の周波数ｆ１を計算する。また、第２の周波数計算回路は、計測期間中の入力信号のパルス数をｎＩＮ回カウントする期間における基準クロック信号のパルス数ｎＥをカウントして入力信号の１周期の時間を計測し、その逆数をとることで入力信号の周波数を計測する周期計測方式によって第２の周波数ｆ２を計算する。そして、周波数選択回路が入力信号の周波数として周波数計測方式によって計算された第１の周波数ｆ１又は周期計測方式によって計算された第２の周波数ｆ２を選択することで、周波数の計測範囲を広くすることができる。また、この周波数計測装置によれば、周波数計測方式による第１の周波数ｆ１の計算と周期計測方式による第２の周波数ｆ２の計算に基準クロック信号が共通に用いられるので、複数のクロック信号を必要とせず、低コスト化が可能である。
前記周波数計測装置の一態様は、
前記第２のカウンター回路のカウント値に基づいて、計測誤差を計算する計測誤差計算回路を有し、
前記周波数選択回路は、前記計測誤差に基づいて、第１の周波数ｆ１又は第２の周波数ｆ２を前記入力信号の周波数として選択してもよい。
この周波数計測装置によれば、周波数選択回路が計測誤差に基づいて第１の周波数ｆ１又は第２の周波数ｆ２を選択することで、入力信号の周波数を高い精度で計測することができる。
前記周波数計測装置の一態様において、
前記計測誤差は±１／ｎＩＮであってもよい。
前記周波数計測装置の一態様において、
前記第１のカウンター回路は、基準カウント値保持回路を有し、
前記基準カウント値保持回路は、前記計測期間において、前記入力信号を前記基準クロック信号でサンプリングして前記入力信号の立ち上がりエッジ又は立ち下がりエッジを検出し、前記計測期間の開始時点から前記入力信号の前記立ち上がりエッジ又は前記立ち下がりエッジの検出時点までの前記基準クロック信号のパルス数を保持してもよい。
前記周波数計測装置の一態様は、
前記基準クロック信号を生成する基準クロック信号生成回路を有してもよい。
前記周波数計測装置の一態様において、
前記第１の周波数計算回路、前記第２の周波数計算回路、及び前記周波数選択回路の処理は、ＣＰＵによりソフトウェアで行われてもよい。
この周波数計測装置によれば、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択の方式を容易に変更することができる。
前記周波数計測装置の一態様において、
前記第１の周波数計算回路、前記第２の周波数計算回路、及び前記周波数選択回路の処理は、ロジック回路により行われてもよい。
この周波数計測装置によれば、第１の周波数ｆ１の計算、第２の周波数ｆ２の計算及び第１の周波数ｆ１又は第２の周波数ｆ２の選択を高速に行うことができる。
マイクロコントローラーの一態様は、
前記周波数計測装置の一態様を有する。
電子機器の一態様は、
前記周波数計測装置の一態様又は前記マイクロコントローラーの一態様を有する。
１…周波数計測装置、１０…計測期間設定回路、２０…第１のカウンター回路、２１…基準クロックカウント回路、２２…基準カウント値保持回路、２３…入力信号エッジ検出回路、２４…基準クロック初回カウント値保持回路、２５…基準クロック更新カウント値保持回路、３０…第２のカウンター回路、４０…第１の周波数計算回路、５０…第２の周波数計算回路、６０…周波数選択回路、７０…基準クロック信号生成回路、８０…計測誤差計算回路、１００…マイクロコントローラー、１１０…基準クロック信号生成回路、１２０…第１タイマー、１２１…比較値レジスター、１２２…カウンター、１２３…コンパレーター、１２４…出力制御部、１２５…キャプチャーレジスター、１２６…エッジ検出部、１３０…第２タイマー、１３１…カウンター、１３２…キャプチャーレジスター、１３３…エッジ検出部、１４０…メモリー、１４１…第１タイマー第１キャプチャー値、１４２…第１タイマー第２キャプチャー値、１４３…第２タイマー第１キャプチャー値、１４４…第２タイマー第２キャプチャー値、１４５…周波数計算プログラム、１５０…ＣＰＵ、１６０…バス、２００…振動子、３００…電子機器、３０１…デジタルマルチメーター、３１０…周波数計測装置、３２０…振動子、３３０…マイクロコントローラー、３３１…基準クロック信号生成回路、３３２…コンパレーター、３３３…測定回路、３３４…ＣＰＵ、３３５…メモリー、３３６…ＬＣＤ駆動回路、３３７…バス、３４０…操作部、３５０…通信部、３６０…表示部、３７０…音出力部

Claims (8)

  1. 入力信号の周波数を計測する周波数計測装置であって、
    基準クロック信号に基づいて、前記入力信号の周波数の計測期間を設定する計測期間設定回路と、
    前記計測期間中の前記入力信号に基づく期間の前記基準クロック信号のパルス数をカウントする第１のカウンター回路と、
    前記計測期間中の前記入力信号のパルス数をカウントする第２のカウンター回路と、
    前記基準クロック信号の周波数をｆR、前記計測期間中の前記基準クロック信号のパルス数をｎR、前記第２のカウンター回路のカウント値をｎIN、前記第１のカウンター回路のカウント値をｎEとして、第１の周波数ｆ1を、ｆ1＝ｆR×ｎIN／ｎRによって計算する第１の周波数計算回路と、
    第２の周波数ｆ2を、ｆ2＝ｆR×ｎIN／ｎEによって計算する第２の周波数計算回路と、
    前記入力信号の周波数として第１の周波数ｆ1又は第２の周波数ｆ2を選択する周波数選択回路と、
    前記第２のカウンター回路のカウント値に基づいて、計測誤差を計算する計測誤差計算回路と、
    を有し、
    前記周波数選択回路は、前記計測誤差に基づいて、第１の周波数ｆ1又は第２の周波数ｆ2を前記入力信号の周波数として選択する、周波数計測装置。
  2. 前記計測誤差は±１／ｎINである、請求項１に記載の周波数計測装置。
  3. 入力信号の周波数を計測する周波数計測装置であって、
    基準クロック信号に基づいて、前記入力信号の周波数の計測期間を設定する計測期間設定回路と、
    前記計測期間中の前記入力信号に基づく期間の前記基準クロック信号のパルス数をカウントする第１のカウンター回路と、
    前記計測期間中の前記入力信号のパルス数をカウントする第２のカウンター回路と、
    前記基準クロック信号の周波数をｆR、前記計測期間中の前記基準クロック信号のパルス数をｎR、前記第２のカウンター回路のカウント値をｎIN、前記第１のカウンター回路のカウント値をｎEとして、第１の周波数ｆ1を、ｆ1＝ｆR×ｎIN／ｎRによって計算する第１の周波数計算回路と、
    第２の周波数ｆ2を、ｆ2＝ｆR×ｎIN／ｎEによって計算する第２の周波数計算回路と、
    前記入力信号の周波数として第１の周波数ｆ1又は第２の周波数ｆ2を選択する周波数選択回路と、
    を有し、
    前記第１のカウンター回路は、基準カウント値保持回路を有し、
    前記基準カウント値保持回路は、前記計測期間において、前記入力信号を前記基準クロック信号でサンプリングして前記入力信号の立ち上がりエッジ又は立ち下がりエッジを検出し、前記計測期間の開始時点から前記入力信号の前記立ち上がりエッジ又は前記立ち下がりエッジの検出時点までの前記基準クロック信号のパルス数を保持する、周波数計測装置。
  4. 前記基準クロック信号を生成する基準クロック信号生成回路を有する、請求項１乃至３のいずれか一項に記載の周波数計測装置。
  5. 前記第１の周波数計算回路、前記第２の周波数計算回路、及び前記周波数選択回路の処理は、ＣＰＵによりソフトウェアで行われる、請求項１乃至４のいずれか一項に記載の周波数計測装置。
  6. 前記第１の周波数計算回路、前記第２の周波数計算回路、及び前記周波数選択回路の処理は、ロジック回路により行われる、請求項１乃至４のいずれか一項に記載の周波数計測装置。
  7. 請求項１乃至６のいずれか一項に記載の周波数計測装置を有する、マイクロコントローラー。
  8. 請求項１乃至６のいずれか一項に記載の周波数計測装置又は請求項７に記載のマイクロコントローラーを有する、電子機器。
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