JPH0560808A - 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置 - Google Patents

Abstract

(57)【要約】 【目的】 周期又は周波数計測の誤差を低減させる。 【構成】 バイナリカウンタ１６の計数値Ｔin及び前回
レジスタ１８にラッチした周期Ｔ_ｎとを加重平均し、Ｔ
_ｎ＋１＝ａＴin＋ｂＴ_ｎを求め、レジスタ１８にラッチ
する。 【効果】 基準クロックと入力信号が非同期であること
による誤差や、ＣＰＵの間引処理に伴う誤差が低減され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、センサ等からの入力信
号の周期又は周波数を計数する周期計測器及び周波数計
測器並びに周期・周波数計測方法と、当該周期計測器又
は周波数計測器の出力に応じてメータを駆動するメータ
駆動装置と、に関する。

【０００２】

【従来の技術】従来から、自動車のスピードメータ、タ
コメータ等としてクロスコイルメータが用いられてい
る。クロスコイルメータは、２個のコイルを直交配置し
当該コイルに流れる電流の制御によって指針に連結する
磁石を回転させる構造のメータである。このような構造
のメータを駆動する装置としては、周期計測器又は周波
数計測器を備えるメータ駆動装置がある。

【０００３】すなわち、自動車のスピード等をクロスコ
イルメータにより指示させる場合、スピードセンサ等の
センサ出力を取り込む必要がある。センサには、例えば
検知結果を表す周期でパルス信号を出力するディジタル
型のセンサや、例えば検知結果を表す値を有する電圧を
出力するアナログ型のセンサがある。このうち、パルス
出力に係るディジタル型のセンサによりスピード等を検
知しメータを駆動する場合に、パルス信号の周期又は周
波数を検出する周期計測器又は周波数計測器が用いられ
る。

【０００４】図７には、一従来例に係るメータ駆動装置
の構成が示されている。この図に示される装置は特願平
３−７６３６２号等に開示したものと同様の構成を有し
ており、周期計測器１０を備えクロスコイルメータ１２
を駆動する装置である。すなわち、この従来例はパルス
信号を出力するディジタル出力のセンサに適用されるメ
ータ駆動装置である。

【０００５】この図に示される周期計測器１０は、エッ
ジ検出器１４、バイナリカウンタ１６、レジスタ１８及
びパルス入力フラグ発生器２０から構成されている。エ
ッジ検出器１４は、センサからのパルス信号の立ち上が
り又は立ち下がりエッジを検出する。バイナリカウンタ
１６は、エッジ検出器１４により検出されたエッジから
次に検出されるエッジまでの基準クロック数を計数す
る。基準クロックは、基準クロック発生器２２によりセ
ンサ出力より十分高速かつ所定周期で発せられている。
従って、バイナリカウンタ１６の計数結果はセンサから
のパルス信号の周期を表している。レジスタ１８はバイ
ナリカウンタ１６の計数結果をラッチし、パルス入力フ
ラグ発生器２０はエッジの検出に応じてパルス入力フラ
グをセットする。

【０００６】レジスタ１８にラッチされている計数結
果、すなわちパルス信号の周期は、ＣＰＵ２４により処
理される。この処理により、メータ１２の指示角のｓｉ
ｎ及びｃｏｓ値が求められる。ＣＰＵ２４にはその作業
領域たるＲＡＭ２６、プログラムや必要な係数値を記憶
するＲＯＭ２８が接続されており、ＣＰＵ２４はＲＡＭ
２６及びＲＯＭ２８を用いて当該処理を実行する。ま
た、ＣＰＵ２４には処理タイミングを与えるため基準ク
ロックが供給されており、メータ１２指示の応答性を向
上させる等のためタイマー３０が接続されている（特願
平３−７６３６２号参照）。

【０００７】ＣＰＵ２４による処理の結果は、ＰＷＭ変
調器３２及びステアリングロジック３４に出力される。
例えば、ＣＰＵ２４の出力のうち象限を表す上位２ビッ
トがステアリングロジック３４に、指示角を表す下位８
ビットがＰＷＭ変調器３２に、それぞれ出力される。Ｐ
ＷＭ変調器３２は、ＣＰＵ２４により求められたｓｉｎ
及びｃｏｓ値によりＰＷＭ（パルス幅変調）されたパル
スをドライバー３６に出力し、ステアリングロジック３
４は、象限すなわちｓｉｎ及びｃｏｓ値の符号をドライ
バー３６に書き込む。ドライバー３６は、これらＰＷＭ
変調器３２及びステアリングロジック３４の出力に応じ
た電流をクロスコイルメータ１２に駆動電流として与え
る。これにより、メータ１２が駆動され、センサ出力に
応じた指示が実現される。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来の装置においては、ビート等によ
る誤差発生という問題点があった。

【０００９】図８には、ビート発生の一例が示されてい
る。この図に示されるように入力信号の周期が基準クロ
ックの５．４クロック分である場合、周期計測器の計数
結果たる周期は計数タイミング次第で基準クロックの５
クロック分となり、あるいは６クロック分となる。すな
わち、入力信号と基準クロックは非同期であるため、最
大１クロック分の誤差が発生してしまう。例えば基準ク
ロックが１ＭＨｚ（周期＝１μｓ）であり入力信号の実
際の周期が５．４μｓ（周波数＝１８５．２ｋＨｚ）で
ある場合、周期計測器の計数結果はある時点では５μｓ
（周波数＝２００ｋＨｚ）、またある時点では６μｓ
（周波数＝１６６．７ｋＨｚ）となる。一般的には、実
際の周期をＮクロックとすると、最大誤差率が１／Ｎ×
１００％となる。なお、このような誤差発生は周波数計
測器でも同様に生じうる。このような誤差（丸め誤差）
が発生している場合、周期計測器又は周波数計測器の出
力を用いてメータを駆動しようとすると、メータの指針
の振れが生じてしまう。誤差を抑制する手段として基準
クロックの周波数を高くする手段があるが、これは回路
の最高動作周波数との関係で限度がある。

【００１０】さらに、間引処理（サンプリング）を行っ
ている場合には、誤差（ＤＣ誤差）が発生しうる。一般
に、入力信号の周波数が高くなるとＣＰＵの処理が追い
付かなくなるため、数回の計数結果のうち１個のみをＣ
ＰＵで処理する間引処理が行われる。ちょうどこの間引
処理のタイミングと同期するように入力信号の周期が変
動していた場合、ＤＣ誤差が発生する。例えば図９に示
されるように１／２の間引率で処理を行っている場合
に、入力信号の周期も“１００”、“１１０”、“１０
０”、“１１０”、…と周期的に変動していると、ＣＰ
Ｕの処理に供される周期は“１００”、“１１０”の一
方となる。このような場合には、（１００＋１１０）／
２＝１０５が入力信号の周期の良好な近似であり、この
近似値“１０５”をＣＰＵにより処理することが好まし
い。したがって、例えば“１００”を処理対象とした場
合には１０５−１００＝５に相当するＤＣ誤差が発生し
ているといえる。

【００１１】本発明は、これらの問題点を解決すること
を課題としてなされたものであり、基準クロックの周波
数をあげることなく周期又は周波数計測の丸め誤差及び
ＤＣ誤差を防止抑制することを目的とする。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために、本発明の周期計測器は、入力信号の周期Ｔin
を計数する計数手段と、 Ｔ←ａＴin＋ｂＴ（ａ：１以下の定数、ｂ＝１−ａ） …（１） の演算を行い加重平均周期Ｔを少なくとも次の計数タイ
ミングまで保持すると共に計測結果として出力する平均
演算手段と、を備えることを特徴とする。

【００１３】また、本発明の周波数計測器は、入力信号
の周期Ｔinを計数する計数手段と、周波数Ｆin＝１／Ｔ
inを求める逆数演算手段と、 Ｆ←ａＦin＋ｂＦ（ａ：１以下の定数、ｂ＝１−ａ） …（２） の演算を行い加重平均周波数Ｆを少なくとも次の計数タ
イミングまで保持すると共に計測結果として出力する平
均演算手段と、を備えることを特徴とする。

【００１４】また、本発明の周期・周波数計測方法は、
ａ＝２^-m（ｍ：１以上の整数）であることを特徴とす
る。

【００１５】そして、本発明のメータ駆動装置は、本発
明の周期計測器又は周波数計測器と、加重平均周期Ｔ又
は加重平均周波数Ｆに対応するメータ指示角を求めその
ｓｉｎ及びｃｏｓ値を求める手段と、ｓｉｎ及びｃｏｓ
値に基づきメータを駆動する手段と、を備えることを特
徴とする。

【００１６】

【作用】本発明の周期計測器においては、まず、入力信
号の周期Ｔinが計数される。さらに、式（１）に基づき
周期Ｔが演算される。このようにして求められた周期Ｔ
は、例えばメータ駆動装置のＣＰＵに出力される。ま
た、周期Ｔは、次回の計数によって得られる入力信号の
周期Ｔinとの加重平均（式（１）に基づく演算）に供さ
れる。従って、入力信号の周期Ｔinが変動している場合
にも、この変動が周期Ｔの値に算入されることとなり、
ビートの発生が抑制される。さらに、周期Ｔを処理する
ＣＰＵが間引処理を行っている場合にも、従来間引によ
り処理対象とならなかった計数結果Ｔinが周期Ｔの値に
算入される。このように、計数を高精度に行わなくとも
（基準クロックを高周波にしなくても）、丸め誤差及び
ＤＣ誤差が抑制される。

【００１７】本発明の周波数計測器においては、入力信
号の周期Ｔinが計数され、さらにその逆数たる周波数Ｆ
inが求められる。さらに、式（２）に基づき周波数Ｆが
求められる。従って、上述の周期計測器と同様に、丸め
誤差及びＤＣ誤差が抑制される。

【００１８】次に、本発明の周期・周波数計測方法にお
いては、上述した２個の加重平均式におけるａが２^-mに
設定され、ｂが１−２^-mに設定される。従って、上述の
加重平均演算がｍビットシフト及び補数演算を行う簡易
な回路構成で実現される。

【００１９】そして、本発明のメータ駆動装置において
は、本発明の周期計測器又は周波数計測器を用いてメー
タが駆動される。すなわち、加重平均によって求められ
た周期Ｔ又は周波数Ｆに対応するメータ指示角が求めら
れ、さらにそのｓｉｎ及びｃｏｓ値が求められ、このｓ
ｉｎ及びｃｏｓ値に基づきメータが駆動される。従っ
て、指針の振れが抑制されたメータ駆動装置が実現され
る。

【００２０】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図７〜図９に示される従来例と
同様の構成には同一の符号を付し説明を省略する。

【００２１】図１には、本発明の第１実施例に係る周期
計測器の構成が示されている。この図に示される周期計
測器は Ｔ_ｎ＋１＝（１−２^-m）Ｔ_ｎ＋Ｔin …（３） の演算を行うよう構成されている。ここに、Ｔinはバイ
ナリカウンタ１６による計数結果であり、Ｔ_ｎはタイミ
ングｎにおいてレジスタ１８に格納されている周期であ
る。本実施例は、Ｔinを入力、Ｔ_ｎを出力としてとらえ
ると、１次のローパスフィルタであるといえる。

【００２２】この実施例は、バイナリカウンタ１６の計
数結果ＴinをＡ入力に取り込み加算結果をレジスタ１８
に出力する加算器３８と、レジスタ１８の内容を反転さ
せるインバータ４０と、レジスタ１８の内容をＡ入力
に、インバータ４０の出力をｍビット右シフトしてＢ入
力に、それぞれ取り込み加算結果を加算器３８のＢ入力
に出力する加算器４２と、を備えている。

【００２３】図２には、本実施例の動作がタイミングチ
ャートとして示されている。この図に示されるように、
センサ等からエッジ検出器１４に入力パルスが入力され
ると、エッジ検出器１４は入力パルスの立ち上がりの後
最初に到来する基準クロックの立ち下がりで、信号パル
スエッジを立ち上げる。バイナリカウンタ１６は基準ク
ロックの立ち上がりで計数値をデータバス４４上に送出
しており、パルスエッジの立ち上がりでリセットされ、
バイナリカウンタ１６は再び１から計数を始める。従っ
て、バイナリカウンタ１６がリセットされる直前にデー
タバス４４上に送出された計数値が計数結果Ｔinとな
る。なお、エッジ検出器１４は信号パルスエッジを基準
クロックの１周期で立ち下げる。

【００２４】レジスタ１８は、エッジ検出器１４から供
給されるパルスエッジの立ち上がりに応じて加算器３８
の出力をラッチする。加算器３８の出力は、データバス
４４からＡ入力に入力されたＴinと、直前にレジスタ１
８にラッチされていたＴ_ｎと、を加重平均したＴ_ｎ＋１
である。レジスタ１８にラッチされたＴ_ｎ＋１は、周期
計測器からデータバス４６を介して外部、例えばメータ
駆動装置のＣＰＵに供給される。

【００２５】次に、本発明の特徴に係るＴinとＴ_ｎの加
重平均演算動作について説明する。この演算は、本実施
例では、インバータ４０、加算器４２及び３８により実
行される。

【００２６】まず、レジスタ１８の内容Ｔ_ｎは、データ
バス４６を介してインバータ４０及び加算器４２に入力
される。すなわち、加算器４２のＡ入力にはＴ_ｎがその
まま入力され、Ｂ入力にはＴ_ｎがインバータ４０により
反転された後に入力される。また、キャリー入力Ｃｉｎ
には値１が入力されている。これにより、Ｔ_ｎの２の補
数が求められる。さらには、加算器４２のＢ入力のうち
上位ｍビットは値１に固定されており、インバータ４０
の出力端は加算器４２のＢ入力に右ｍビットずらして接
続されている。Ｂ入力には、インバータ４０の出力のう
ち下位ｍビットは入力されない。従って、Ｂ入力に係る
データはＴ_ｎの２の補数をｍビット右シフトした−２^-m
Ｔ_ｎとなる。

【００２７】このような動作により、加算器４２の出力
は、−２^-mＴ_ｎとＡ入力に係るＴ_ｎとを加算した値、す
なわちＴ_ｎ−２^-mＴ_ｎ＝（１−２^-m）Ｔ_ｎとなる。加算
器３８は、これとＴinの加算を行い、Ｔ_ｎ＋１＝（１−
２^-m）Ｔ_ｎ＋Ｔinを出力する。先に述べたように、レジ
スタ１８はパルスエッジの立ち上がりでラッチする。こ
のようにして得られた周期Ｔ_ｎ＋１は、例えばメータ駆
動装置に適用される場合にはそのＣＰＵにより処理さ
れ、メータ駆動に用いられる。例えば、図７に示される
ような構成のメータ駆動装置において、周期計測器１０
を本実施例のものに置き換えることができる。

【００２８】従って、本実施例によれば、ビート発生が
防止され丸め誤差やＤＣ誤差が抑制される。すなわち、
入力パルスの周期と基準クロックの周期が非同期である
ことによるバイナリカウンタ１６の計数値の変動が、式
（３）による加重平均演算によって平滑・平均化され、
丸め誤差の発生が抑制される。また、ＣＰＵによる処理
が間引処理であり入力パルスの変動周期と間引きの周期
が一致又はほぼ一致している場合であっても、やはり誤
差が低減する。

【００２９】なお、式（３）はＴinの重みが１である点
で式（１）と相違する形式を有しているが、これは式
（３）におけるＴ_ｎを２^m Ｔ_ｎ´に、Ｔ_ｎ＋１を２^m Ｔ
_ｎ＋１´に、それぞれ置き換えると Ｔ_ｎ＋１´＝（１−２^-m）Ｔ_ｎ´＋２^-mＴin …（４） となるところからわかる通り、実質的には式（１）と等
価である。式（３）に基づき実施例を構成したのは、桁
落ちを防ぎ有効桁数を確保するためである。

【００３０】図３には、本発明の第２実施例に係る周期
計測器の構成が示されている。この図に示される周期計
測器は、従来例の周期計測器１０に乗算器４８及び５
０、係数メモリ５２及び５４、並びに加算器３８を付加
した構成である。この実施例は、第１実施例における加
重平均の係数をａ，ｂに一般化した構成である。

【００３１】すなわち、バイナリカウンタ１６からデー
タバス４４を介して出力される計数値Ｔinには乗算器４
８により係数ａが乗ぜられる。係数ａは、係数メモリ５
２に記憶されている。乗算器４８により求められたａＴ
inは加算器３８に入力され、乗算器５０の出力と加算さ
れる。ここに、乗算器５０は、係数メモリ５４に記憶さ
れている係数ｂ＝１−ａを、レジスタ１８にラッチされ
ているＴ_ｎに乗じて出力する。従って、加算器３８から
出力されエッジ検出器１４からの信号パルスエッジによ
りラッチされるＴ_ｎ＋１は、 Ｔ_ｎ＋１＝ａＴin＋ｂＴ_ｎ …（５） となる。この式は、前述の式（１）と等価である。

【００３２】従って、本実施例においても第１実施例と
同様の効果が得られる。ただし、回路構成の簡素さから
いえば第１実施例のほうが好ましい。

【００３３】次の表１は、第２実施例の構成での誤差の
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の２^1/2 倍であるとし、ａ＝１／４に設定
している。

【００３４】

【表１】

【００３５】このような条件下では、表１にもある通
り、バイナリカウンタ１６の計数値Ｔinは基準クロック
の１周期を単位として１又は２となる。従って、従来例
の構成であれば最大誤差は２−２^1/2 ＝０．５８６とな
る。この実施例での最大誤差は、１３回の計測で０．１
２１（表１の順番６）、１００００回の計測で０．１２
５（表に示さず）である。従って、最大誤差は、０．１
２５／０．５８６＝１／４．７倍に抑制されている。

【００３６】なお、ａ＝１／８、１／１６、１／３２の
場合の効果は表２に示すようになり、誤差はａに比例し
て低減されている。なお、実際には応答性の点を考慮し
てａは用途に応じ適当な値に設定すべきである。

【００３７】

【表２】

【００３８】図４には、本発明の第３実施例の構成が示
されている。この実施例は、図３の実施例に逆数計算器
５６を付加し、周波数計測器として構成したものであ
る。逆数計算器５６は、バイナリカウンタ１６の出力Ｔ
inの逆数Ｆinを求め、乗算器４８に出力する。以後の動
作は、周期と周波数が異なるのみで第２実施例と同様で
ある。この実施例は、レジスタ１８の内容をＦ_ｎと表す
こととすると、 Ｆ_ｎ＋１＝ａＦin＋ｂＦ_ｎ …（６） の動作をする。この式は、前述の式（２）と等価であ
る。

【００３９】従って、本実施例によれば、第２実施例と
同様の効果が得られる。なお、係数ａを２^-mにし、第１
実施例に逆数計算器を付加した構成にすれば、第１実施
例と同様、回路構成の簡素化も実現される。

【００４０】次の表３は、第３実施例の構成での誤差の
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の１０＋２^1/2 倍であるとし、ａ＝１／４
に設定している。

【００４１】

【表３】

【００４２】このような条件下では、表１にもある通
り、バイナリカウンタ１６の計数値Ｔinは基準クロック
の１周期を単位として１１又は１２となる。従って、逆
数計算器５６の出力は１／１１又は１／１２となる。真
の周波数は１／（１０＋２^1/2 ）であるので、従来例の
構成であれば最大誤差は１／（１０＋２^1/2 ）−１／１
２＝０．００４２７７となる。

【００４３】この実施例での最大誤差は、１３回の計測
で０．００１０４７（表３の順番６）、１００００回の
計測で０．００１１１０（表に示さず）である。

【００４４】ところで、この実施例における誤差低減に
は限界がある。今、逆数計算器５６の出力を十分長い期
間平均した値は、

【００４５】

【数１】

【００４６】である。この値は、入力信号の周波数とは
一致しない。すなわち、この値は １／Ｓ＋（Ｓ−Ｌ）（Ｈ−Ｓ）／（ＳＬＨ） に等しい。ただし、Ｓは入力信号の真の周期、Ｌはバイ
ナリカウンタ１６の出力値のうち小さいほうの値、Ｈは
大きいほうの値である。

【００４７】上式の第２項、すなわち増加分（Ｓ−Ｌ）
（Ｈ−Ｓ）／（ＳＬＨ）は、表３の例ではＳ＝１０＋２
^1/2 、Ｌ＝１１、Ｈ＝１２であるので、０．０００１６
１という値をとる。この実施例において、ａの値を種々
設定し、最大誤差とこの増加分０．０００１６１との差
を求めると、表４のようになる。

【００４８】

【表４】

【００４９】従って、最大誤差−増加分は、ａに比例し
て減少する。入力信号の周期が基準クロックの周期より
十分長い場合には、増加分はほぼＳの３乗に反比例する
ためほぼ無視でき、最大誤差がほぼａに比例して減少す
るということができる。

【００５０】また、以上の説明は概ね周期計測器又は周
波数計測器の実施例の説明であったが、メータ駆動装置
として構成する場合には図７等の構成に上述の各実施例
の周期計測器又は周波数計測器を用いれば良い。あるい
は、ＣＰＵ２４に式（１）又は（２）の演算機能を持た
せてもよい。図５には、本発明の第４実施例の構成が示
されている。この実施例は、図７に示される従来の周期
計測器１０を用い、ＣＰＵ２４に式（５）に基づく演算
を行わせるメータ駆動装置である。

【００５１】この実施例においては、図６に示されるよ
うに、入力信号の立ち上がりでセットされるフラグがＣ
ＰＵ２４により監視され、ＣＰＵ２４はこの監視により
単一入力の２度読出しを防ぎつつ、入力があったことを
知る。ＣＰＵ２４は、フラグがセットされている状態で
周期計測器１０からの読出しを行い、フラグはこの読出
しに応じリセットされる。ＣＰＵ２４は、ＲＯＭ２８に
格納されている係数ａ，ｂを用い、式（５）に基づく演
算を行う。内部変数Ｔは、ＲＡＭ２６に格納される。以
後の動作は、従来例と同様である。

【００５２】この実施例においても、第１又は第２実施
例と同様の効果が得られる。なお、ＣＰＵ２４の処理内
容を式（５）から逆数演算及び式（６）に置き換えるこ
とも可能であり、この場合第３実施例と同様の効果が得
られる。

【００５３】なお、以上の説明は自動車用のスピードメ
ータ、タコメータ等を前提として行ったが、本発明の適
用分野はこれらに限られず、クロスコイルメータの駆動
にも限られない。例えば自動二輪車用のメータ、フロッ
ピーディスクやハードディスク等の回転数検出回路、脈
搏計等、パルス出力に係るセンサの応用回路に適用可能
である。

【００５４】

【発明の効果】以上説明したように、本発明の周期計測
器によれば、式（１）に基づく加重平均演算により入力
信号の周期Ｔinの変動を計測結果として出力する周期Ｔ
の値に算入するようにしたため、ビートの発生が抑制さ
れる。また、計測結果が間引処理される場合であって
も、間引かれて処理対象とならないタイミングのＴinの
値が計測結果Ｔに反映される。従って、基準クロックを
高周波にしなくても、丸め誤差及びＤＣ誤差が抑制され
る。

【００５５】また、本発明の周波数計測器によれば、式
（２）に基づく加重平均演算により入力信号の周波数Ｆ
inの変動を計測結果として出力する周波数Ｔの値に算入
するようにしたため、上述した本発明の周期計測器と同
様の効果が得られる。

【００５６】さらに、本発明の周期・周波数計測方法に
よれば、加重平均式におけるａを２^-mに、ｂを１−２^-m
に設定するようにしたため、上述の加重平均演算がｍビ
ットシフト及び補数演算を用いて簡易な回路構成で実現
可能である。

【００５７】そして、本発明のメータ駆動装置によれ
ば、本発明の周期計測器又は周波数計測器を用いてメー
タを駆動することにより、指針の振れを低減して良好な
指示を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る周期計測器の構成を
示す回路図である。

【図２】第１実施例の動作を示すタイミングチャートで
ある。

【図３】本発明の第２実施例に係る周期計測器の構成を
示す回路図である。

【図４】本発明の第３実施例に係る周波数計測器の構成
を示す回路図である。

【図５】本発明の第４実施例に係る周期計測器の構成を
示すブロック図である。

【図６】第４実施例の動作を示すタイミングチャートで
ある。

【図７】一従来例に係るメータ駆動装置の構成を示すブ
ロック図である。

【図８】従来例におけるビート発生を説明するためのタ
イミングチャートである。

【図９】従来例における入力周期変動と間引処理の関係
を説明するためのタイミングチャートである。

【符号の説明】

１６ バイナリカウンタ １８ レジスタ ２４ ＣＰＵ ２６ ＲＡＭ ２８ ＲＯＭ ３８，４２ 加算器 ４０ インバータ ４８，５０ 乗算器 ５２，５４ 係数メモリ ５６ 逆数計算器 Ｔ_ｎ，Ｔ_ｎ＋１ 周期（計測結果）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号の周期Ｔinを計数する計数手段
   と、 Ｔ←ａＴin＋ｂＴ（ａ：１以下の定数、ｂ＝１−ａ）の
   演算を行い加重平均周期Ｔを少なくとも次の計数タイミ
   ングまで保持すると共に計測結果として出力する平均演
   算手段と、 を備えることを特徴とする周期計測器。
2. 【請求項２】 入力信号の周期Ｔinを計数する計数手段
   と、 周波数Ｆin＝１／Ｔinを求める逆数演算手段と、 Ｆ←ａＦin＋ｂＦ（ａ：１以下の定数、ｂ＝１−ａ）の
   演算を行い加重平均周波数Ｆを少なくとも次の計数タイ
   ミングまで保持すると共に計測結果として出力する平均
   演算手段と、 を備えることを特徴とする周波数計測器。
3. 【請求項３】 請求項１記載の周期計測器又は請求項２
   記載の周期計測器において、 ａ＝２^-m（ｍ：１以上の整数）であることを特徴とする
   周期・周波数計測方法。
4. 【請求項４】 請求項１乃至２記載の周期計測器又は周
   波数計測器と、 加重平均周期Ｔ又は加重平均周波数Ｆに対応するメータ
   指示角を求めそのｓｉｎ及びｃｏｓ値を求める手段と、 ｓｉｎ及びｃｏｓ値に基づきメータを駆動する手段と、 を備えることを特徴とするメータ駆動装置。