JPH0560808A - 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置 - Google Patents
周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置Info
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- JPH0560808A JPH0560808A JP22314191A JP22314191A JPH0560808A JP H0560808 A JPH0560808 A JP H0560808A JP 22314191 A JP22314191 A JP 22314191A JP 22314191 A JP22314191 A JP 22314191A JP H0560808 A JPH0560808 A JP H0560808A
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Abstract
(57)【要約】
【目的】 周期又は周波数計測の誤差を低減させる。
【構成】 バイナリカウンタ16の計数値Tin及び前回
レジスタ18にラッチした周期Tnとを加重平均し、T
n+1=aTin+bTnを求め、レジスタ18にラッチ
する。 【効果】 基準クロックと入力信号が非同期であること
による誤差や、CPUの間引処理に伴う誤差が低減され
る。
レジスタ18にラッチした周期Tnとを加重平均し、T
n+1=aTin+bTnを求め、レジスタ18にラッチ
する。 【効果】 基準クロックと入力信号が非同期であること
による誤差や、CPUの間引処理に伴う誤差が低減され
る。
Description
【0001】
【産業上の利用分野】本発明は、センサ等からの入力信
号の周期又は周波数を計数する周期計測器及び周波数計
測器並びに周期・周波数計測方法と、当該周期計測器又
は周波数計測器の出力に応じてメータを駆動するメータ
駆動装置と、に関する。
号の周期又は周波数を計数する周期計測器及び周波数計
測器並びに周期・周波数計測方法と、当該周期計測器又
は周波数計測器の出力に応じてメータを駆動するメータ
駆動装置と、に関する。
【0002】
【従来の技術】従来から、自動車のスピードメータ、タ
コメータ等としてクロスコイルメータが用いられてい
る。クロスコイルメータは、2個のコイルを直交配置し
当該コイルに流れる電流の制御によって指針に連結する
磁石を回転させる構造のメータである。このような構造
のメータを駆動する装置としては、周期計測器又は周波
数計測器を備えるメータ駆動装置がある。
コメータ等としてクロスコイルメータが用いられてい
る。クロスコイルメータは、2個のコイルを直交配置し
当該コイルに流れる電流の制御によって指針に連結する
磁石を回転させる構造のメータである。このような構造
のメータを駆動する装置としては、周期計測器又は周波
数計測器を備えるメータ駆動装置がある。
【0003】すなわち、自動車のスピード等をクロスコ
イルメータにより指示させる場合、スピードセンサ等の
センサ出力を取り込む必要がある。センサには、例えば
検知結果を表す周期でパルス信号を出力するディジタル
型のセンサや、例えば検知結果を表す値を有する電圧を
出力するアナログ型のセンサがある。このうち、パルス
出力に係るディジタル型のセンサによりスピード等を検
知しメータを駆動する場合に、パルス信号の周期又は周
波数を検出する周期計測器又は周波数計測器が用いられ
る。
イルメータにより指示させる場合、スピードセンサ等の
センサ出力を取り込む必要がある。センサには、例えば
検知結果を表す周期でパルス信号を出力するディジタル
型のセンサや、例えば検知結果を表す値を有する電圧を
出力するアナログ型のセンサがある。このうち、パルス
出力に係るディジタル型のセンサによりスピード等を検
知しメータを駆動する場合に、パルス信号の周期又は周
波数を検出する周期計測器又は周波数計測器が用いられ
る。
【0004】図7には、一従来例に係るメータ駆動装置
の構成が示されている。この図に示される装置は特願平
3−76362号等に開示したものと同様の構成を有し
ており、周期計測器10を備えクロスコイルメータ12
を駆動する装置である。すなわち、この従来例はパルス
信号を出力するディジタル出力のセンサに適用されるメ
ータ駆動装置である。
の構成が示されている。この図に示される装置は特願平
3−76362号等に開示したものと同様の構成を有し
ており、周期計測器10を備えクロスコイルメータ12
を駆動する装置である。すなわち、この従来例はパルス
信号を出力するディジタル出力のセンサに適用されるメ
ータ駆動装置である。
【0005】この図に示される周期計測器10は、エッ
ジ検出器14、バイナリカウンタ16、レジスタ18及
びパルス入力フラグ発生器20から構成されている。エ
ッジ検出器14は、センサからのパルス信号の立ち上が
り又は立ち下がりエッジを検出する。バイナリカウンタ
16は、エッジ検出器14により検出されたエッジから
次に検出されるエッジまでの基準クロック数を計数す
る。基準クロックは、基準クロック発生器22によりセ
ンサ出力より十分高速かつ所定周期で発せられている。
従って、バイナリカウンタ16の計数結果はセンサから
のパルス信号の周期を表している。レジスタ18はバイ
ナリカウンタ16の計数結果をラッチし、パルス入力フ
ラグ発生器20はエッジの検出に応じてパルス入力フラ
グをセットする。
ジ検出器14、バイナリカウンタ16、レジスタ18及
びパルス入力フラグ発生器20から構成されている。エ
ッジ検出器14は、センサからのパルス信号の立ち上が
り又は立ち下がりエッジを検出する。バイナリカウンタ
16は、エッジ検出器14により検出されたエッジから
次に検出されるエッジまでの基準クロック数を計数す
る。基準クロックは、基準クロック発生器22によりセ
ンサ出力より十分高速かつ所定周期で発せられている。
従って、バイナリカウンタ16の計数結果はセンサから
のパルス信号の周期を表している。レジスタ18はバイ
ナリカウンタ16の計数結果をラッチし、パルス入力フ
ラグ発生器20はエッジの検出に応じてパルス入力フラ
グをセットする。
【0006】レジスタ18にラッチされている計数結
果、すなわちパルス信号の周期は、CPU24により処
理される。この処理により、メータ12の指示角のsi
n及びcos値が求められる。CPU24にはその作業
領域たるRAM26、プログラムや必要な係数値を記憶
するROM28が接続されており、CPU24はRAM
26及びROM28を用いて当該処理を実行する。ま
た、CPU24には処理タイミングを与えるため基準ク
ロックが供給されており、メータ12指示の応答性を向
上させる等のためタイマー30が接続されている(特願
平3−76362号参照)。
果、すなわちパルス信号の周期は、CPU24により処
理される。この処理により、メータ12の指示角のsi
n及びcos値が求められる。CPU24にはその作業
領域たるRAM26、プログラムや必要な係数値を記憶
するROM28が接続されており、CPU24はRAM
26及びROM28を用いて当該処理を実行する。ま
た、CPU24には処理タイミングを与えるため基準ク
ロックが供給されており、メータ12指示の応答性を向
上させる等のためタイマー30が接続されている(特願
平3−76362号参照)。
【0007】CPU24による処理の結果は、PWM変
調器32及びステアリングロジック34に出力される。
例えば、CPU24の出力のうち象限を表す上位2ビッ
トがステアリングロジック34に、指示角を表す下位8
ビットがPWM変調器32に、それぞれ出力される。P
WM変調器32は、CPU24により求められたsin
及びcos値によりPWM(パルス幅変調)されたパル
スをドライバー36に出力し、ステアリングロジック3
4は、象限すなわちsin及びcos値の符号をドライ
バー36に書き込む。ドライバー36は、これらPWM
変調器32及びステアリングロジック34の出力に応じ
た電流をクロスコイルメータ12に駆動電流として与え
る。これにより、メータ12が駆動され、センサ出力に
応じた指示が実現される。
調器32及びステアリングロジック34に出力される。
例えば、CPU24の出力のうち象限を表す上位2ビッ
トがステアリングロジック34に、指示角を表す下位8
ビットがPWM変調器32に、それぞれ出力される。P
WM変調器32は、CPU24により求められたsin
及びcos値によりPWM(パルス幅変調)されたパル
スをドライバー36に出力し、ステアリングロジック3
4は、象限すなわちsin及びcos値の符号をドライ
バー36に書き込む。ドライバー36は、これらPWM
変調器32及びステアリングロジック34の出力に応じ
た電流をクロスコイルメータ12に駆動電流として与え
る。これにより、メータ12が駆動され、センサ出力に
応じた指示が実現される。
【0008】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来の装置においては、ビート等によ
る誤差発生という問題点があった。
うな構成を有する従来の装置においては、ビート等によ
る誤差発生という問題点があった。
【0009】図8には、ビート発生の一例が示されてい
る。この図に示されるように入力信号の周期が基準クロ
ックの5.4クロック分である場合、周期計測器の計数
結果たる周期は計数タイミング次第で基準クロックの5
クロック分となり、あるいは6クロック分となる。すな
わち、入力信号と基準クロックは非同期であるため、最
大1クロック分の誤差が発生してしまう。例えば基準ク
ロックが1MHz(周期=1μs)であり入力信号の実
際の周期が5.4μs(周波数=185.2kHz)で
ある場合、周期計測器の計数結果はある時点では5μs
(周波数=200kHz)、またある時点では6μs
(周波数=166.7kHz)となる。一般的には、実
際の周期をNクロックとすると、最大誤差率が1/N×
100%となる。なお、このような誤差発生は周波数計
測器でも同様に生じうる。このような誤差(丸め誤差)
が発生している場合、周期計測器又は周波数計測器の出
力を用いてメータを駆動しようとすると、メータの指針
の振れが生じてしまう。誤差を抑制する手段として基準
クロックの周波数を高くする手段があるが、これは回路
の最高動作周波数との関係で限度がある。
る。この図に示されるように入力信号の周期が基準クロ
ックの5.4クロック分である場合、周期計測器の計数
結果たる周期は計数タイミング次第で基準クロックの5
クロック分となり、あるいは6クロック分となる。すな
わち、入力信号と基準クロックは非同期であるため、最
大1クロック分の誤差が発生してしまう。例えば基準ク
ロックが1MHz(周期=1μs)であり入力信号の実
際の周期が5.4μs(周波数=185.2kHz)で
ある場合、周期計測器の計数結果はある時点では5μs
(周波数=200kHz)、またある時点では6μs
(周波数=166.7kHz)となる。一般的には、実
際の周期をNクロックとすると、最大誤差率が1/N×
100%となる。なお、このような誤差発生は周波数計
測器でも同様に生じうる。このような誤差(丸め誤差)
が発生している場合、周期計測器又は周波数計測器の出
力を用いてメータを駆動しようとすると、メータの指針
の振れが生じてしまう。誤差を抑制する手段として基準
クロックの周波数を高くする手段があるが、これは回路
の最高動作周波数との関係で限度がある。
【0010】さらに、間引処理(サンプリング)を行っ
ている場合には、誤差(DC誤差)が発生しうる。一般
に、入力信号の周波数が高くなるとCPUの処理が追い
付かなくなるため、数回の計数結果のうち1個のみをC
PUで処理する間引処理が行われる。ちょうどこの間引
処理のタイミングと同期するように入力信号の周期が変
動していた場合、DC誤差が発生する。例えば図9に示
されるように1/2の間引率で処理を行っている場合
に、入力信号の周期も“100”、“110”、“10
0”、“110”、…と周期的に変動していると、CP
Uの処理に供される周期は“100”、“110”の一
方となる。このような場合には、(100+110)/
2=105が入力信号の周期の良好な近似であり、この
近似値“105”をCPUにより処理することが好まし
い。したがって、例えば“100”を処理対象とした場
合には105−100=5に相当するDC誤差が発生し
ているといえる。
ている場合には、誤差(DC誤差)が発生しうる。一般
に、入力信号の周波数が高くなるとCPUの処理が追い
付かなくなるため、数回の計数結果のうち1個のみをC
PUで処理する間引処理が行われる。ちょうどこの間引
処理のタイミングと同期するように入力信号の周期が変
動していた場合、DC誤差が発生する。例えば図9に示
されるように1/2の間引率で処理を行っている場合
に、入力信号の周期も“100”、“110”、“10
0”、“110”、…と周期的に変動していると、CP
Uの処理に供される周期は“100”、“110”の一
方となる。このような場合には、(100+110)/
2=105が入力信号の周期の良好な近似であり、この
近似値“105”をCPUにより処理することが好まし
い。したがって、例えば“100”を処理対象とした場
合には105−100=5に相当するDC誤差が発生し
ているといえる。
【0011】本発明は、これらの問題点を解決すること
を課題としてなされたものであり、基準クロックの周波
数をあげることなく周期又は周波数計測の丸め誤差及び
DC誤差を防止抑制することを目的とする。
を課題としてなされたものであり、基準クロックの周波
数をあげることなく周期又は周波数計測の丸め誤差及び
DC誤差を防止抑制することを目的とする。
【0012】
【課題を解決するための手段】このような目的を達成す
るために、本発明の周期計測器は、入力信号の周期Tin
を計数する計数手段と、 T←aTin+bT(a:1以下の定数、b=1−a) …(1) の演算を行い加重平均周期Tを少なくとも次の計数タイ
ミングまで保持すると共に計測結果として出力する平均
演算手段と、を備えることを特徴とする。
るために、本発明の周期計測器は、入力信号の周期Tin
を計数する計数手段と、 T←aTin+bT(a:1以下の定数、b=1−a) …(1) の演算を行い加重平均周期Tを少なくとも次の計数タイ
ミングまで保持すると共に計測結果として出力する平均
演算手段と、を備えることを特徴とする。
【0013】また、本発明の周波数計測器は、入力信号
の周期Tinを計数する計数手段と、周波数Fin=1/T
inを求める逆数演算手段と、 F←aFin+bF(a:1以下の定数、b=1−a) …(2) の演算を行い加重平均周波数Fを少なくとも次の計数タ
イミングまで保持すると共に計測結果として出力する平
均演算手段と、を備えることを特徴とする。
の周期Tinを計数する計数手段と、周波数Fin=1/T
inを求める逆数演算手段と、 F←aFin+bF(a:1以下の定数、b=1−a) …(2) の演算を行い加重平均周波数Fを少なくとも次の計数タ
イミングまで保持すると共に計測結果として出力する平
均演算手段と、を備えることを特徴とする。
【0014】また、本発明の周期・周波数計測方法は、
a=2-m(m:1以上の整数)であることを特徴とす
る。
a=2-m(m:1以上の整数)であることを特徴とす
る。
【0015】そして、本発明のメータ駆動装置は、本発
明の周期計測器又は周波数計測器と、加重平均周期T又
は加重平均周波数Fに対応するメータ指示角を求めその
sin及びcos値を求める手段と、sin及びcos
値に基づきメータを駆動する手段と、を備えることを特
徴とする。
明の周期計測器又は周波数計測器と、加重平均周期T又
は加重平均周波数Fに対応するメータ指示角を求めその
sin及びcos値を求める手段と、sin及びcos
値に基づきメータを駆動する手段と、を備えることを特
徴とする。
【0016】
【作用】本発明の周期計測器においては、まず、入力信
号の周期Tinが計数される。さらに、式(1)に基づき
周期Tが演算される。このようにして求められた周期T
は、例えばメータ駆動装置のCPUに出力される。ま
た、周期Tは、次回の計数によって得られる入力信号の
周期Tinとの加重平均(式(1)に基づく演算)に供さ
れる。従って、入力信号の周期Tinが変動している場合
にも、この変動が周期Tの値に算入されることとなり、
ビートの発生が抑制される。さらに、周期Tを処理する
CPUが間引処理を行っている場合にも、従来間引によ
り処理対象とならなかった計数結果Tinが周期Tの値に
算入される。このように、計数を高精度に行わなくとも
(基準クロックを高周波にしなくても)、丸め誤差及び
DC誤差が抑制される。
号の周期Tinが計数される。さらに、式(1)に基づき
周期Tが演算される。このようにして求められた周期T
は、例えばメータ駆動装置のCPUに出力される。ま
た、周期Tは、次回の計数によって得られる入力信号の
周期Tinとの加重平均(式(1)に基づく演算)に供さ
れる。従って、入力信号の周期Tinが変動している場合
にも、この変動が周期Tの値に算入されることとなり、
ビートの発生が抑制される。さらに、周期Tを処理する
CPUが間引処理を行っている場合にも、従来間引によ
り処理対象とならなかった計数結果Tinが周期Tの値に
算入される。このように、計数を高精度に行わなくとも
(基準クロックを高周波にしなくても)、丸め誤差及び
DC誤差が抑制される。
【0017】本発明の周波数計測器においては、入力信
号の周期Tinが計数され、さらにその逆数たる周波数F
inが求められる。さらに、式(2)に基づき周波数Fが
求められる。従って、上述の周期計測器と同様に、丸め
誤差及びDC誤差が抑制される。
号の周期Tinが計数され、さらにその逆数たる周波数F
inが求められる。さらに、式(2)に基づき周波数Fが
求められる。従って、上述の周期計測器と同様に、丸め
誤差及びDC誤差が抑制される。
【0018】次に、本発明の周期・周波数計測方法にお
いては、上述した2個の加重平均式におけるaが2-mに
設定され、bが1−2-mに設定される。従って、上述の
加重平均演算がmビットシフト及び補数演算を行う簡易
な回路構成で実現される。
いては、上述した2個の加重平均式におけるaが2-mに
設定され、bが1−2-mに設定される。従って、上述の
加重平均演算がmビットシフト及び補数演算を行う簡易
な回路構成で実現される。
【0019】そして、本発明のメータ駆動装置において
は、本発明の周期計測器又は周波数計測器を用いてメー
タが駆動される。すなわち、加重平均によって求められ
た周期T又は周波数Fに対応するメータ指示角が求めら
れ、さらにそのsin及びcos値が求められ、このs
in及びcos値に基づきメータが駆動される。従っ
て、指針の振れが抑制されたメータ駆動装置が実現され
る。
は、本発明の周期計測器又は周波数計測器を用いてメー
タが駆動される。すなわち、加重平均によって求められ
た周期T又は周波数Fに対応するメータ指示角が求めら
れ、さらにそのsin及びcos値が求められ、このs
in及びcos値に基づきメータが駆動される。従っ
て、指針の振れが抑制されたメータ駆動装置が実現され
る。
【0020】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図7〜図9に示される従来例と
同様の構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図7〜図9に示される従来例と
同様の構成には同一の符号を付し説明を省略する。
【0021】図1には、本発明の第1実施例に係る周期
計測器の構成が示されている。この図に示される周期計
測器は Tn+1=(1−2-m)Tn+Tin …(3) の演算を行うよう構成されている。ここに、Tinはバイ
ナリカウンタ16による計数結果であり、Tnはタイミ
ングnにおいてレジスタ18に格納されている周期であ
る。本実施例は、Tinを入力、Tnを出力としてとらえ
ると、1次のローパスフィルタであるといえる。
計測器の構成が示されている。この図に示される周期計
測器は Tn+1=(1−2-m)Tn+Tin …(3) の演算を行うよう構成されている。ここに、Tinはバイ
ナリカウンタ16による計数結果であり、Tnはタイミ
ングnにおいてレジスタ18に格納されている周期であ
る。本実施例は、Tinを入力、Tnを出力としてとらえ
ると、1次のローパスフィルタであるといえる。
【0022】この実施例は、バイナリカウンタ16の計
数結果TinをA入力に取り込み加算結果をレジスタ18
に出力する加算器38と、レジスタ18の内容を反転さ
せるインバータ40と、レジスタ18の内容をA入力
に、インバータ40の出力をmビット右シフトしてB入
力に、それぞれ取り込み加算結果を加算器38のB入力
に出力する加算器42と、を備えている。
数結果TinをA入力に取り込み加算結果をレジスタ18
に出力する加算器38と、レジスタ18の内容を反転さ
せるインバータ40と、レジスタ18の内容をA入力
に、インバータ40の出力をmビット右シフトしてB入
力に、それぞれ取り込み加算結果を加算器38のB入力
に出力する加算器42と、を備えている。
【0023】図2には、本実施例の動作がタイミングチ
ャートとして示されている。この図に示されるように、
センサ等からエッジ検出器14に入力パルスが入力され
ると、エッジ検出器14は入力パルスの立ち上がりの後
最初に到来する基準クロックの立ち下がりで、信号パル
スエッジを立ち上げる。バイナリカウンタ16は基準ク
ロックの立ち上がりで計数値をデータバス44上に送出
しており、パルスエッジの立ち上がりでリセットされ、
バイナリカウンタ16は再び1から計数を始める。従っ
て、バイナリカウンタ16がリセットされる直前にデー
タバス44上に送出された計数値が計数結果Tinとな
る。なお、エッジ検出器14は信号パルスエッジを基準
クロックの1周期で立ち下げる。
ャートとして示されている。この図に示されるように、
センサ等からエッジ検出器14に入力パルスが入力され
ると、エッジ検出器14は入力パルスの立ち上がりの後
最初に到来する基準クロックの立ち下がりで、信号パル
スエッジを立ち上げる。バイナリカウンタ16は基準ク
ロックの立ち上がりで計数値をデータバス44上に送出
しており、パルスエッジの立ち上がりでリセットされ、
バイナリカウンタ16は再び1から計数を始める。従っ
て、バイナリカウンタ16がリセットされる直前にデー
タバス44上に送出された計数値が計数結果Tinとな
る。なお、エッジ検出器14は信号パルスエッジを基準
クロックの1周期で立ち下げる。
【0024】レジスタ18は、エッジ検出器14から供
給されるパルスエッジの立ち上がりに応じて加算器38
の出力をラッチする。加算器38の出力は、データバス
44からA入力に入力されたTinと、直前にレジスタ1
8にラッチされていたTnと、を加重平均したTn+1
である。レジスタ18にラッチされたTn+1は、周期
計測器からデータバス46を介して外部、例えばメータ
駆動装置のCPUに供給される。
給されるパルスエッジの立ち上がりに応じて加算器38
の出力をラッチする。加算器38の出力は、データバス
44からA入力に入力されたTinと、直前にレジスタ1
8にラッチされていたTnと、を加重平均したTn+1
である。レジスタ18にラッチされたTn+1は、周期
計測器からデータバス46を介して外部、例えばメータ
駆動装置のCPUに供給される。
【0025】次に、本発明の特徴に係るTinとTnの加
重平均演算動作について説明する。この演算は、本実施
例では、インバータ40、加算器42及び38により実
行される。
重平均演算動作について説明する。この演算は、本実施
例では、インバータ40、加算器42及び38により実
行される。
【0026】まず、レジスタ18の内容Tnは、データ
バス46を介してインバータ40及び加算器42に入力
される。すなわち、加算器42のA入力にはTnがその
まま入力され、B入力にはTnがインバータ40により
反転された後に入力される。また、キャリー入力Cin
には値1が入力されている。これにより、Tnの2の補
数が求められる。さらには、加算器42のB入力のうち
上位mビットは値1に固定されており、インバータ40
の出力端は加算器42のB入力に右mビットずらして接
続されている。B入力には、インバータ40の出力のう
ち下位mビットは入力されない。従って、B入力に係る
データはTnの2の補数をmビット右シフトした−2-m
Tnとなる。
バス46を介してインバータ40及び加算器42に入力
される。すなわち、加算器42のA入力にはTnがその
まま入力され、B入力にはTnがインバータ40により
反転された後に入力される。また、キャリー入力Cin
には値1が入力されている。これにより、Tnの2の補
数が求められる。さらには、加算器42のB入力のうち
上位mビットは値1に固定されており、インバータ40
の出力端は加算器42のB入力に右mビットずらして接
続されている。B入力には、インバータ40の出力のう
ち下位mビットは入力されない。従って、B入力に係る
データはTnの2の補数をmビット右シフトした−2-m
Tnとなる。
【0027】このような動作により、加算器42の出力
は、−2-mTnとA入力に係るTnとを加算した値、す
なわちTn−2-mTn=(1−2-m)Tnとなる。加算
器38は、これとTinの加算を行い、Tn+1=(1−
2-m)Tn+Tinを出力する。先に述べたように、レジ
スタ18はパルスエッジの立ち上がりでラッチする。こ
のようにして得られた周期Tn+1は、例えばメータ駆
動装置に適用される場合にはそのCPUにより処理さ
れ、メータ駆動に用いられる。例えば、図7に示される
ような構成のメータ駆動装置において、周期計測器10
を本実施例のものに置き換えることができる。
は、−2-mTnとA入力に係るTnとを加算した値、す
なわちTn−2-mTn=(1−2-m)Tnとなる。加算
器38は、これとTinの加算を行い、Tn+1=(1−
2-m)Tn+Tinを出力する。先に述べたように、レジ
スタ18はパルスエッジの立ち上がりでラッチする。こ
のようにして得られた周期Tn+1は、例えばメータ駆
動装置に適用される場合にはそのCPUにより処理さ
れ、メータ駆動に用いられる。例えば、図7に示される
ような構成のメータ駆動装置において、周期計測器10
を本実施例のものに置き換えることができる。
【0028】従って、本実施例によれば、ビート発生が
防止され丸め誤差やDC誤差が抑制される。すなわち、
入力パルスの周期と基準クロックの周期が非同期である
ことによるバイナリカウンタ16の計数値の変動が、式
(3)による加重平均演算によって平滑・平均化され、
丸め誤差の発生が抑制される。また、CPUによる処理
が間引処理であり入力パルスの変動周期と間引きの周期
が一致又はほぼ一致している場合であっても、やはり誤
差が低減する。
防止され丸め誤差やDC誤差が抑制される。すなわち、
入力パルスの周期と基準クロックの周期が非同期である
ことによるバイナリカウンタ16の計数値の変動が、式
(3)による加重平均演算によって平滑・平均化され、
丸め誤差の発生が抑制される。また、CPUによる処理
が間引処理であり入力パルスの変動周期と間引きの周期
が一致又はほぼ一致している場合であっても、やはり誤
差が低減する。
【0029】なお、式(3)はTinの重みが1である点
で式(1)と相違する形式を有しているが、これは式
(3)におけるTnを2m Tn´に、Tn+1を2m T
n+1´に、それぞれ置き換えると Tn+1´=(1−2-m)Tn´+2-mTin …(4) となるところからわかる通り、実質的には式(1)と等
価である。式(3)に基づき実施例を構成したのは、桁
落ちを防ぎ有効桁数を確保するためである。
で式(1)と相違する形式を有しているが、これは式
(3)におけるTnを2m Tn´に、Tn+1を2m T
n+1´に、それぞれ置き換えると Tn+1´=(1−2-m)Tn´+2-mTin …(4) となるところからわかる通り、実質的には式(1)と等
価である。式(3)に基づき実施例を構成したのは、桁
落ちを防ぎ有効桁数を確保するためである。
【0030】図3には、本発明の第2実施例に係る周期
計測器の構成が示されている。この図に示される周期計
測器は、従来例の周期計測器10に乗算器48及び5
0、係数メモリ52及び54、並びに加算器38を付加
した構成である。この実施例は、第1実施例における加
重平均の係数をa,bに一般化した構成である。
計測器の構成が示されている。この図に示される周期計
測器は、従来例の周期計測器10に乗算器48及び5
0、係数メモリ52及び54、並びに加算器38を付加
した構成である。この実施例は、第1実施例における加
重平均の係数をa,bに一般化した構成である。
【0031】すなわち、バイナリカウンタ16からデー
タバス44を介して出力される計数値Tinには乗算器4
8により係数aが乗ぜられる。係数aは、係数メモリ5
2に記憶されている。乗算器48により求められたaT
inは加算器38に入力され、乗算器50の出力と加算さ
れる。ここに、乗算器50は、係数メモリ54に記憶さ
れている係数b=1−aを、レジスタ18にラッチされ
ているTnに乗じて出力する。従って、加算器38から
出力されエッジ検出器14からの信号パルスエッジによ
りラッチされるTn+1は、 Tn+1=aTin+bTn …(5) となる。この式は、前述の式(1)と等価である。
タバス44を介して出力される計数値Tinには乗算器4
8により係数aが乗ぜられる。係数aは、係数メモリ5
2に記憶されている。乗算器48により求められたaT
inは加算器38に入力され、乗算器50の出力と加算さ
れる。ここに、乗算器50は、係数メモリ54に記憶さ
れている係数b=1−aを、レジスタ18にラッチされ
ているTnに乗じて出力する。従って、加算器38から
出力されエッジ検出器14からの信号パルスエッジによ
りラッチされるTn+1は、 Tn+1=aTin+bTn …(5) となる。この式は、前述の式(1)と等価である。
【0032】従って、本実施例においても第1実施例と
同様の効果が得られる。ただし、回路構成の簡素さから
いえば第1実施例のほうが好ましい。
同様の効果が得られる。ただし、回路構成の簡素さから
いえば第1実施例のほうが好ましい。
【0033】次の表1は、第2実施例の構成での誤差の
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の21/2 倍であるとし、a=1/4に設定
している。
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の21/2 倍であるとし、a=1/4に設定
している。
【0034】
【表1】
【0035】このような条件下では、表1にもある通
り、バイナリカウンタ16の計数値Tinは基準クロック
の1周期を単位として1又は2となる。従って、従来例
の構成であれば最大誤差は2−21/2 =0.586とな
る。この実施例での最大誤差は、13回の計測で0.1
21(表1の順番6)、10000回の計測で0.12
5(表に示さず)である。従って、最大誤差は、0.1
25/0.586=1/4.7倍に抑制されている。
り、バイナリカウンタ16の計数値Tinは基準クロック
の1周期を単位として1又は2となる。従って、従来例
の構成であれば最大誤差は2−21/2 =0.586とな
る。この実施例での最大誤差は、13回の計測で0.1
21(表1の順番6)、10000回の計測で0.12
5(表に示さず)である。従って、最大誤差は、0.1
25/0.586=1/4.7倍に抑制されている。
【0036】なお、a=1/8、1/16、1/32の
場合の効果は表2に示すようになり、誤差はaに比例し
て低減されている。なお、実際には応答性の点を考慮し
てaは用途に応じ適当な値に設定すべきである。
場合の効果は表2に示すようになり、誤差はaに比例し
て低減されている。なお、実際には応答性の点を考慮し
てaは用途に応じ適当な値に設定すべきである。
【0037】
【表2】
【0038】図4には、本発明の第3実施例の構成が示
されている。この実施例は、図3の実施例に逆数計算器
56を付加し、周波数計測器として構成したものであ
る。逆数計算器56は、バイナリカウンタ16の出力T
inの逆数Finを求め、乗算器48に出力する。以後の動
作は、周期と周波数が異なるのみで第2実施例と同様で
ある。この実施例は、レジスタ18の内容をFnと表す
こととすると、 Fn+1=aFin+bFn …(6) の動作をする。この式は、前述の式(2)と等価であ
る。
されている。この実施例は、図3の実施例に逆数計算器
56を付加し、周波数計測器として構成したものであ
る。逆数計算器56は、バイナリカウンタ16の出力T
inの逆数Finを求め、乗算器48に出力する。以後の動
作は、周期と周波数が異なるのみで第2実施例と同様で
ある。この実施例は、レジスタ18の内容をFnと表す
こととすると、 Fn+1=aFin+bFn …(6) の動作をする。この式は、前述の式(2)と等価であ
る。
【0039】従って、本実施例によれば、第2実施例と
同様の効果が得られる。なお、係数aを2-mにし、第1
実施例に逆数計算器を付加した構成にすれば、第1実施
例と同様、回路構成の簡素化も実現される。
同様の効果が得られる。なお、係数aを2-mにし、第1
実施例に逆数計算器を付加した構成にすれば、第1実施
例と同様、回路構成の簡素化も実現される。
【0040】次の表3は、第3実施例の構成での誤差の
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の10+21/2 倍であるとし、a=1/4
に設定している。
評価結果を示す。条件としては、入力信号の周期が基準
クロック周期の10+21/2 倍であるとし、a=1/4
に設定している。
【0041】
【表3】
【0042】このような条件下では、表1にもある通
り、バイナリカウンタ16の計数値Tinは基準クロック
の1周期を単位として11又は12となる。従って、逆
数計算器56の出力は1/11又は1/12となる。真
の周波数は1/(10+21/2 )であるので、従来例の
構成であれば最大誤差は1/(10+21/2 )−1/1
2=0.004277となる。
り、バイナリカウンタ16の計数値Tinは基準クロック
の1周期を単位として11又は12となる。従って、逆
数計算器56の出力は1/11又は1/12となる。真
の周波数は1/(10+21/2 )であるので、従来例の
構成であれば最大誤差は1/(10+21/2 )−1/1
2=0.004277となる。
【0043】この実施例での最大誤差は、13回の計測
で0.001047(表3の順番6)、10000回の
計測で0.001110(表に示さず)である。
で0.001047(表3の順番6)、10000回の
計測で0.001110(表に示さず)である。
【0044】ところで、この実施例における誤差低減に
は限界がある。今、逆数計算器56の出力を十分長い期
間平均した値は、
は限界がある。今、逆数計算器56の出力を十分長い期
間平均した値は、
【0045】
【数1】
【0046】である。この値は、入力信号の周波数とは
一致しない。すなわち、この値は 1/S+(S−L)(H−S)/(SLH) に等しい。ただし、Sは入力信号の真の周期、Lはバイ
ナリカウンタ16の出力値のうち小さいほうの値、Hは
大きいほうの値である。
一致しない。すなわち、この値は 1/S+(S−L)(H−S)/(SLH) に等しい。ただし、Sは入力信号の真の周期、Lはバイ
ナリカウンタ16の出力値のうち小さいほうの値、Hは
大きいほうの値である。
【0047】上式の第2項、すなわち増加分(S−L)
(H−S)/(SLH)は、表3の例ではS=10+2
1/2 、L=11、H=12であるので、0.00016
1という値をとる。この実施例において、aの値を種々
設定し、最大誤差とこの増加分0.000161との差
を求めると、表4のようになる。
(H−S)/(SLH)は、表3の例ではS=10+2
1/2 、L=11、H=12であるので、0.00016
1という値をとる。この実施例において、aの値を種々
設定し、最大誤差とこの増加分0.000161との差
を求めると、表4のようになる。
【0048】
【表4】
【0049】従って、最大誤差−増加分は、aに比例し
て減少する。入力信号の周期が基準クロックの周期より
十分長い場合には、増加分はほぼSの3乗に反比例する
ためほぼ無視でき、最大誤差がほぼaに比例して減少す
るということができる。
て減少する。入力信号の周期が基準クロックの周期より
十分長い場合には、増加分はほぼSの3乗に反比例する
ためほぼ無視でき、最大誤差がほぼaに比例して減少す
るということができる。
【0050】また、以上の説明は概ね周期計測器又は周
波数計測器の実施例の説明であったが、メータ駆動装置
として構成する場合には図7等の構成に上述の各実施例
の周期計測器又は周波数計測器を用いれば良い。あるい
は、CPU24に式(1)又は(2)の演算機能を持た
せてもよい。図5には、本発明の第4実施例の構成が示
されている。この実施例は、図7に示される従来の周期
計測器10を用い、CPU24に式(5)に基づく演算
を行わせるメータ駆動装置である。
波数計測器の実施例の説明であったが、メータ駆動装置
として構成する場合には図7等の構成に上述の各実施例
の周期計測器又は周波数計測器を用いれば良い。あるい
は、CPU24に式(1)又は(2)の演算機能を持た
せてもよい。図5には、本発明の第4実施例の構成が示
されている。この実施例は、図7に示される従来の周期
計測器10を用い、CPU24に式(5)に基づく演算
を行わせるメータ駆動装置である。
【0051】この実施例においては、図6に示されるよ
うに、入力信号の立ち上がりでセットされるフラグがC
PU24により監視され、CPU24はこの監視により
単一入力の2度読出しを防ぎつつ、入力があったことを
知る。CPU24は、フラグがセットされている状態で
周期計測器10からの読出しを行い、フラグはこの読出
しに応じリセットされる。CPU24は、ROM28に
格納されている係数a,bを用い、式(5)に基づく演
算を行う。内部変数Tは、RAM26に格納される。以
後の動作は、従来例と同様である。
うに、入力信号の立ち上がりでセットされるフラグがC
PU24により監視され、CPU24はこの監視により
単一入力の2度読出しを防ぎつつ、入力があったことを
知る。CPU24は、フラグがセットされている状態で
周期計測器10からの読出しを行い、フラグはこの読出
しに応じリセットされる。CPU24は、ROM28に
格納されている係数a,bを用い、式(5)に基づく演
算を行う。内部変数Tは、RAM26に格納される。以
後の動作は、従来例と同様である。
【0052】この実施例においても、第1又は第2実施
例と同様の効果が得られる。なお、CPU24の処理内
容を式(5)から逆数演算及び式(6)に置き換えるこ
とも可能であり、この場合第3実施例と同様の効果が得
られる。
例と同様の効果が得られる。なお、CPU24の処理内
容を式(5)から逆数演算及び式(6)に置き換えるこ
とも可能であり、この場合第3実施例と同様の効果が得
られる。
【0053】なお、以上の説明は自動車用のスピードメ
ータ、タコメータ等を前提として行ったが、本発明の適
用分野はこれらに限られず、クロスコイルメータの駆動
にも限られない。例えば自動二輪車用のメータ、フロッ
ピーディスクやハードディスク等の回転数検出回路、脈
搏計等、パルス出力に係るセンサの応用回路に適用可能
である。
ータ、タコメータ等を前提として行ったが、本発明の適
用分野はこれらに限られず、クロスコイルメータの駆動
にも限られない。例えば自動二輪車用のメータ、フロッ
ピーディスクやハードディスク等の回転数検出回路、脈
搏計等、パルス出力に係るセンサの応用回路に適用可能
である。
【0054】
【発明の効果】以上説明したように、本発明の周期計測
器によれば、式(1)に基づく加重平均演算により入力
信号の周期Tinの変動を計測結果として出力する周期T
の値に算入するようにしたため、ビートの発生が抑制さ
れる。また、計測結果が間引処理される場合であって
も、間引かれて処理対象とならないタイミングのTinの
値が計測結果Tに反映される。従って、基準クロックを
高周波にしなくても、丸め誤差及びDC誤差が抑制され
る。
器によれば、式(1)に基づく加重平均演算により入力
信号の周期Tinの変動を計測結果として出力する周期T
の値に算入するようにしたため、ビートの発生が抑制さ
れる。また、計測結果が間引処理される場合であって
も、間引かれて処理対象とならないタイミングのTinの
値が計測結果Tに反映される。従って、基準クロックを
高周波にしなくても、丸め誤差及びDC誤差が抑制され
る。
【0055】また、本発明の周波数計測器によれば、式
(2)に基づく加重平均演算により入力信号の周波数F
inの変動を計測結果として出力する周波数Tの値に算入
するようにしたため、上述した本発明の周期計測器と同
様の効果が得られる。
(2)に基づく加重平均演算により入力信号の周波数F
inの変動を計測結果として出力する周波数Tの値に算入
するようにしたため、上述した本発明の周期計測器と同
様の効果が得られる。
【0056】さらに、本発明の周期・周波数計測方法に
よれば、加重平均式におけるaを2-mに、bを1−2-m
に設定するようにしたため、上述の加重平均演算がmビ
ットシフト及び補数演算を用いて簡易な回路構成で実現
可能である。
よれば、加重平均式におけるaを2-mに、bを1−2-m
に設定するようにしたため、上述の加重平均演算がmビ
ットシフト及び補数演算を用いて簡易な回路構成で実現
可能である。
【0057】そして、本発明のメータ駆動装置によれ
ば、本発明の周期計測器又は周波数計測器を用いてメー
タを駆動することにより、指針の振れを低減して良好な
指示を実現できる。
ば、本発明の周期計測器又は周波数計測器を用いてメー
タを駆動することにより、指針の振れを低減して良好な
指示を実現できる。
【図1】本発明の第1実施例に係る周期計測器の構成を
示す回路図である。
示す回路図である。
【図2】第1実施例の動作を示すタイミングチャートで
ある。
ある。
【図3】本発明の第2実施例に係る周期計測器の構成を
示す回路図である。
示す回路図である。
【図4】本発明の第3実施例に係る周波数計測器の構成
を示す回路図である。
を示す回路図である。
【図5】本発明の第4実施例に係る周期計測器の構成を
示すブロック図である。
示すブロック図である。
【図6】第4実施例の動作を示すタイミングチャートで
ある。
ある。
【図7】一従来例に係るメータ駆動装置の構成を示すブ
ロック図である。
ロック図である。
【図8】従来例におけるビート発生を説明するためのタ
イミングチャートである。
イミングチャートである。
【図9】従来例における入力周期変動と間引処理の関係
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
16 バイナリカウンタ 18 レジスタ 24 CPU 26 RAM 28 ROM 38,42 加算器 40 インバータ 48,50 乗算器 52,54 係数メモリ 56 逆数計算器 Tn,Tn+1 周期(計測結果)
Claims (4)
- 【請求項1】 入力信号の周期Tinを計数する計数手段
と、 T←aTin+bT(a:1以下の定数、b=1−a)の
演算を行い加重平均周期Tを少なくとも次の計数タイミ
ングまで保持すると共に計測結果として出力する平均演
算手段と、 を備えることを特徴とする周期計測器。 - 【請求項2】 入力信号の周期Tinを計数する計数手段
と、 周波数Fin=1/Tinを求める逆数演算手段と、 F←aFin+bF(a:1以下の定数、b=1−a)の
演算を行い加重平均周波数Fを少なくとも次の計数タイ
ミングまで保持すると共に計測結果として出力する平均
演算手段と、 を備えることを特徴とする周波数計測器。 - 【請求項3】 請求項1記載の周期計測器又は請求項2
記載の周期計測器において、 a=2-m(m:1以上の整数)であることを特徴とする
周期・周波数計測方法。 - 【請求項4】 請求項1乃至2記載の周期計測器又は周
波数計測器と、 加重平均周期T又は加重平均周波数Fに対応するメータ
指示角を求めそのsin及びcos値を求める手段と、 sin及びcos値に基づきメータを駆動する手段と、 を備えることを特徴とするメータ駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22314191A JPH0560808A (ja) | 1991-09-03 | 1991-09-03 | 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22314191A JPH0560808A (ja) | 1991-09-03 | 1991-09-03 | 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0560808A true JPH0560808A (ja) | 1993-03-12 |
Family
ID=16793437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22314191A Pending JPH0560808A (ja) | 1991-09-03 | 1991-09-03 | 周期計測器、周波数計測器、周期・周波数計測方法及びメータ駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0560808A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006276006A (ja) * | 2005-03-01 | 2006-10-12 | Nagoya Institute Of Technology | 電力系統における高調波解析法 |
WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
US11333693B2 (en) | 2020-06-24 | 2022-05-17 | Seiko Epson Corporation | Frequency measurement apparatus, microcontroller, and electronic apparatus |
-
1991
- 1991-09-03 JP JP22314191A patent/JPH0560808A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006276006A (ja) * | 2005-03-01 | 2006-10-12 | Nagoya Institute Of Technology | 電力系統における高調波解析法 |
WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
US7932729B2 (en) | 2007-04-24 | 2011-04-26 | Advantest Corporation | Test apparatus and test method |
US11333693B2 (en) | 2020-06-24 | 2022-05-17 | Seiko Epson Corporation | Frequency measurement apparatus, microcontroller, and electronic apparatus |
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