以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。
半導体装置1は、その表面の法線方向から見た平面視(以下、単に「平面視」と言う。)正方形状に形成されており、その表面周縁部には、ゲートフィンガー2と、ゲートパッド3とが形成されている。ゲートフィンガー2は、平面視において、半導体装置1の周縁部に沿って略四角環状に形成されている。ゲートフィンガー2に取り囲まれた領域には、アクティブ領域4が形成されている。
ゲートフィンガー2の一辺に沿う領域の長手方向中央部には、平面視略四角形状のゲートパッド3が設けられている。ゲートパッド3は、ゲートフィンガー2と一体的に連なるように形成されている。ゲートパッド3には、ボンディングワイヤ(図示せず)が接続され、これにより、半導体装置1に電力が供給される。ゲートフィンガー2およびゲートパッド3は、たとえば、Alを主成分として含む金属材料からなる。なお、この実施形態では、半導体装置1の一辺に沿う領域の長手方向中央部にゲートパッド3が設けられた例について説明するが、ゲートフィンガー2の一つの角部にゲートパッド3が形成されていてもよい。
ゲートフィンガー2およびゲートパッド3に取り囲まれた領域内には、ゲートフィンガー2およびゲートパッド3と、エミッタ電極6とが接触することを防止するための除去領域5が形成されている。除去領域5は、ゲートフィンガー2およびゲートパッド3に沿うように、平面視凹環状に形成されている。エミッタ電極6は、除去領域5に取り囲まれた領域を覆うように、平面視において一部が選択的に凹んだ凹状に形成されている。ゲートパッド3は、エミッタ電極6の凹んだ領域に配置されている。エミッタ電極6は、たとえば、ゲートフィンガー2およびゲートパッド3と同じ金属材料からなる。
アクティブ領域4には、IGBT(Insulated Gate Bipolar Transistor)の単位セル7を形成するFET構造8が、ストライプ状に複数形成されている。複数のFET構造8の間には一定幅の領域が設けられており、この領域に環状トレンチ10が1つずつ形成されている。これにより、アクティブ領域4においてFET構造8と環状トレンチ10とが、交互に形成された構成となっている。
環状トレンチ10は、前記ストライプ方向に沿って長手な長方形環状に形成された閉曲線構造に形成されている。環状トレンチ10の内方領域には、p型フローティング領域9(図1の破線で示す領域)が形成されている。
なお、環状トレンチ10の形状は、平面視長方形環状に限定されず、環状に形成されていればどのような形状であってもよい。たとえば、平面視楕円環状の環状トレンチ10が形成されていてもよい。
環状トレンチ10の長手方向両端部には、それぞれ、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12が形成されている。ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12は、環状トレンチ10の各端部から互いに反対向きに、外方および内方に引き出されている。
ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12は、いずれも、平面視において環状トレンチ10と一体的に連なるアーチ状に形成されている。より具体的に、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12は、いずれも、環状トレンチ10の短辺上に架かるアーチ状(この実施形態では、互いに対向する一対の柱部と、当該一対の柱部を連設する梁部とを含む角アーチ状)に形成されている。そして、各環状トレンチ10に形成されたゲート用コンタクトトレンチ11を(具体的には、ゲート用コンタクトトレンチ11の梁部を覆って)横切るようにゲートフィンガー2が配置されている。
次に、図2Aおよび図2Bを参照して、半導体装置1の断面図について説明する。図2Aは、図1に示す半導体装置1の模式的な断面図である。図2Bは、図1に示す半導体装置1の環状トレンチ10の一端部を示す模式的な断面図である。図2Aは、環状トレンチ10のストライプ方向に垂直な方向に半導体装置1を切断したときの断面図である。図2Bは、環状トレンチ10の短辺、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12を横切る方向に半導体装置1を切断したときの断面図である。
図2Aおよび図2Bに示すように、半導体装置1は、本発明の半導体層の一例としての半導体基板15を含む。半導体基板15は、たとえば、n-型シリコン基板であり、その裏面側から順にp+型コレクタ領域16と、n-型ドレイン領域17とが形成された構造を有している。p+型コレクタ領域16が半導体基板15の裏面全体に露出し、n-型ドレイン領域17が半導体基板15の表面に露出している。
p+型コレクタ領域16のドーパント濃度は、たとえば、1×1015cm-3~2×1019cm-3である。p型のドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる(以下、同じ)。一方、n-型ドレイン領域17のドーパント濃度は、たとえば、1×1015cm-3~5×1017cm-3である。またn-型のドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、同じ)。
半導体基板15には、半導体基板15の表面を厚さ方向に掘り下げた環状トレンチ10が形成されている。環状トレンチ10は、一定の幅で形成されている。環状トレンチ10の側面は、半導体基板15の表面に対して略垂直に形成されている。環状トレンチ10の底部は、環状トレンチ10の側面から丸みを帯びるように形成されている。環状トレンチ10に区画された内方領域に、p型フローティング領域9が形成されている。
p型フローティング領域9は、電気的にフローティング状態が保たれた半導体領域である。p型フローティング領域9は、この実施形態では、環状トレンチ10の下方において外側へ回り込むように形成されていて、その底部が環状トレンチ10の底部よりも深いところに位置している。具体的には、p型フローティング領域9の底部における外周縁は、後述する中央絶縁膜21の下方に位置している。これにより、後述するエミッタ接合部20の下方にはp型フローティング領域9が形成されているが、ゲート接合部19の下方には形成されていない。p型フローティング領域9のドーパント濃度は、たとえば、5×1015cm-3~1×1018cm-3である。
隣り合う環状トレンチ10の間の領域(環状トレンチ10の外方領域)には、環状トレンチ10の深さ方向にp型ベース領域28を挟んで互いに対向するn+型エミッタ領域31およびn-型ドレイン領域17を含むFET構造8(単位セル7)が形成されている。
p型ベース領域28は、互いに隣り合う一方の環状トレンチ10と他方の環状トレンチ10によって共有されている。p型ベース領域28は、各環状トレンチ10の側面側から内方に向かうに従って徐々に深くなるように形成されている。また、この実施形態では、p型ベース領域28とn-型ドレイン領域17との界面が環状トレンチ10の深さ方向中央部、もしくは中央部よりも上部に設定されていて、p型ベース領域28は、半導体基板15の比較的浅くに拡散形成されている。p型ベース領域28のドーパント濃度は、たとえば、1×1016cm-3~1×1018cm-3である。
p型ベース領域28には、半導体基板15の表面から掘り下がったコンタクト用トレンチ29が形成されている。コンタクト用トレンチ29は、p型ベース領域28の底部に対して半導体基板15の表面側に位置している。コンタクト用トレンチ29は、環状トレンチ10の長手方向に沿って一定の幅で形成されている。コンタクト用トレンチ29の底部には、p+型ベースコンタクト領域30が形成されている。p+型ベースコンタクト領域30のドーパント濃度は、たとえば、5×1018cm-3~1×1020cm-3である。
p型ベース領域28の表面には、コンタクト用トレンチ29と、各環状トレンチ10との間においてn+型エミッタ領域31が形成されている。n+型エミッタ領域31は、コンタクト用トレンチ29の両側に一つずつ設けられ、それぞれがコンタクト用トレンチ29の側面に露出している。この構造において、コンタクト用トレンチ29の底部は、p型ベース領域28の底部およびn+型エミッタ領域31の底部の間の領域に位置している。
n+型エミッタ領域31のドーパント濃度は、1×1019cm-3~5×1020cm-3である。n+型エミッタ領域31は、各環状トレンチ10の側面側から内方に向かうに従って徐々に浅くなるように形成されている。各環状トレンチ10の側面側におけるp型ベース領域28の底部およびn+型エミッタ領域31の底部の間の距離は、p型ベース領域28の内方におけるp型ベース領域28の底部およびn+型エミッタ領域31の底部の間の距離よりも小さい。
この構造において、p+型ベースコンタクト領域30は、コンタクト用トレンチ29の側面からp型ベース領域28が露出するようにn+型エミッタ領域31の底部からコンタクト用トレンチ29の底部側に間隔を空けてコンタクト用トレンチ29の底部を被覆している。また、p+型ベースコンタクト領域30は、半導体基板15の厚さ方向にp型ベース領域28の一部を挟んでn+型エミッタ領域31に対向するようにコンタクト用トレンチ29の底部を被覆する部分から半導体基板15の表面に沿う方向に張り出している。
図2Aおよび図2Bに示すように、半導体基板15の表面および各環状トレンチ10の内面(側面および底部)には、たとえばシリコン酸化膜からなる絶縁膜18が形成されている。そして、環状トレンチ10には、絶縁膜18の内側にゲート接合部19とエミッタ接合部20とが形成されている。ゲート接合部19およびエミッタ接合部20は、間隔を空けて環状トレンチ10内に形成されており、互いに絶縁分離されている。
より具体的には、ゲート接合部19およびエミッタ接合部20は、それぞれ、図2Aおよび図2Bに示す断面において、環状トレンチ10の内側の側面および外側の側面に沿う膜状に形成されている。これにより、環状トレンチ10の幅方向中央には、ゲート接合部19およびエミッタ接合部20の各背面(環状トレンチ10との接触面の反対面)によって区画された空間が形成されている。そして、この空間が環状トレンチ10の開口端まで中央絶縁膜21で完全に埋め戻されることによって、ゲート接合部19およびエミッタ接合部20は互いに絶縁分離されている。
ゲート接合部19は、エミッタ接合部20を取り囲むように、平面視略四角環状に形成されている。つまり、ゲート接合部19は、環状トレンチ10の外方領域側に形成されており、絶縁膜18を介してFET構造8と接合されている。つまり、ゲート接合部19は、絶縁膜18を挟んでp型ベース領域28およびn+型エミッタ領域31に対向している。ゲート接合部19は、たとえば、ポリシリコン等の電極材料により形成されている。
エミッタ接合部20は、環状トレンチ10の内方領域側に平面視略四角環状に形成されている。つまり、エミッタ接合部20は、絶縁膜18を介してp型フローティング領域9と接合されている。エミッタ接合部20は、ゲート接合部19と同一の材料で形成されている。
図2Bに示すように、環状トレンチ10の長手方向一端部には、ゲート用コンタクトトレンチ11とエミッタ用コンタクトトレンチ12とが、環状トレンチ10の幅W1よりも狭い幅W2で形成されている。環状トレンチ10の幅W1は、たとえば1.5μm~3.0μmであるのに対して、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12の幅W2は、たとえば0.7μm~1.2μmである。なお、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12は、この数値の範囲内において、互いに異なる幅で形成されていてもよい。
各コンタクトトレンチ11,12の内面には、前述の環状トレンチ10と同様に絶縁膜18が形成されている。ゲート用コンタクトトレンチ11には、絶縁膜18を介して埋め込みゲート電極24が形成されている。埋め込みゲート電極24は、環状トレンチ10に形成されたゲート接合部19と一体的に連なるように形成されている。一方、エミッタ用コンタクトトレンチ12には、絶縁膜18を介して埋め込みエミッタ電極25が形成されている。埋め込みエミッタ電極25は、環状トレンチ10に形成されたエミッタ接合部20と一体的に連なるように形成されている。
各コンタクトトレンチ11,12が、それぞれ、各埋め込み電極24,25によって完全に埋め戻されているため、各コンタクトトレンチ11,12を深さ方向上方から見たときのポリシリコン(電極材料)の面積が少なくとも各コンタクトトレンチ11,12の径(幅)と同等になる。その結果、各埋め込み電極24,25に対するコンタクトを容易にとることができる。
半導体基板15の表面には、図2Aおよび図2Bに示すように、層間膜34が積層されている。層間膜34には、コンタクト用トレンチ29と一体的に連なるコンタクトホール35が形成されている。また、層間膜34には、図2Bに示すように、埋め込みエミッタ電極25を選択的に露出させるエミッタ用コンタクトホール36と、埋め込みゲート電極24を選択的に露出させるゲート用コンタクトホール37とが形成されている。層間膜34は、たとえば、オルトケイ酸テトラエチル(TEOS)、ホウ素リンシリケートガラス(BPSG)、酸化シリコン(SiO2)等の絶縁材料からなる。
層間膜34上には、エミッタ電極6と、ゲートフィンガー2と、ゲートパッド3(図1参照)とが形成されている。
エミッタ電極6は、コンタクトホール35を介してコンタクト用トレンチ29に入り込み、コンタクト用トレンチ29の側面においてn+型エミッタ領域31およびp型ベース領域28に接続されている。また、エミッタ電極6は、コンタクト用トレンチ29の底部において、p+型ベースコンタクト領域30を介してp型ベース領域28に接続されている。
さらに、エミッタ電極6は、エミッタ用コンタクトホール36に入り込み、埋め込みエミッタ電極25と接続されている。これにより、エミッタ電極6からの電力は、埋め込みエミッタ電極25を介してエミッタ接合部20に供給される。
一方、ゲートフィンガー2は、ゲート用コンタクトホール37に入り込み、埋め込みゲート電極24と接続される。これにより、ゲートフィンガー2(ゲートパッド3)からの電力は、埋め込みゲート電極24を介してゲート接合部19に供給される。
以上のように、半導体装置1によれば、図2Aに示すように、p型フローティング領域9が環状トレンチ10の内方領域に配置されているため、p型フローティング領域9に対しては、環状トレンチ10の内方領域側に形成されたエミッタ接合部20が対向している。逆に言えば、環状トレンチ10の外方領域側に形成されたゲート接合部19は、エミッタ接合部20および中央絶縁膜21を介してp型フローティング領域9から隔てられている。
そのため、環状トレンチ10とp型フローティング領域9との接触による容量成分を、コレクタ-エミッタ接合部間の容量にすることができる。一方、ゲート接合部19はp型フローティング領域9と接していないので、当該ゲート接合部19がp型フローティング領域9と接触することによる容量の影響を受けることを防止することができる。その結果、スイッチング損失を効果的に低減することができる。
また、ゲート接合部19が絶縁膜18を介して対向するn-型ドレイン領域17は、p+型コレクタ領域16と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合部19とn-型ドレイン領域17との間の容量変化が安定するので、ノイズが発生し難い。その結果、スイッチング動作時のノイズの発生を低減することができる。
また、半導体装置1の特性と、図3に示す参考例に係る半導体装置41の特性とをシミュレーションにより調べたところ、図4に示すグラフおよび図5に示すグラフを得ることができた。以下、図3の参考例に係る半導体装置41の構成を説明した後、図3~図5を参照しながら、半導体装置1の特性を説明する。
図3は、参考例に係る半導体装置41の模式的な断面図である。図3において、前述の図2Aに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
参考例に係る半導体装置41は、互いに隣り合うトレンチゲート42の間に複数のトレンチエミッタ43を形成し、当該トレンチエミッタ43とp型フローティング領域9とを接合させる構造のIGBTを備えた半導体装置である。なお、図3では、互いに隣り合うトレンチゲート42の間に2つのトレンチエミッタ43が形成された例を示している。
トレンチゲート42は、絶縁膜18を介してトレンチ44に埋め込まれたゲート電極45を含み、トレンチエミッタ43は、絶縁膜18を介してトレンチ44に埋め込まれたエミッタ電極46を含む。そして、トレンチゲート42とトレンチエミッタ43との間の各領域にFET構造8が形成されている。つまり、参考例に係る半導体装置41では、トレンチゲート42とp型フローティング領域9との接合領域がなく、かつ各FET構造8が形成された領域に対応して、コンタクト用トレンチ29とコンタクトホール35とが形成されている。
図4は、図1に示す半導体装置1および参考例に係る半導体装置41の各定常損失を比較するためのグラフである。図5は、図1に示す半導体装置1および参考例に係る半導体装置41の各キャリア密度を比較するためのグラフである。
図4のグラフは、コレクタ電流IC(A)とコレクタ-エミッタ間の電圧VCE(V)との関係を示し、図5のグラフは、キャリア密度(1/cm3)と半導体基板15の表面からの位置(μm)との関係を示している。図4および図5の各グラフにおいて、半導体装置1の特性を実線で示し、参考例に係る半導体装置41の特性を破線で示している。
図4を参照すると、参考例に係る半導体装置41のコレクタ電流ICは、その立ち上がりから飽和領域に至るまでの領域がなだらかであり、比較的に高いコレクタ-エミッタ間の電圧VCEの状態で、飽和領域に達していることが確認できる。
これに対して、半導体装置1のコレクタ電流ICは、その立ち上がりから飽和領域に至るまでの領域が急峻であり、比較的に低いコレクタ-エミッタ間の電圧VCEの状態で、飽和領域に達していることが確認できる。
また、半導体装置1のオン電圧は、参考例に係る半導体装置41のオン電圧よりも低いことが確認できる。したがって、半導体装置1の定常損失は、参考例に係る半導体装置41の定常損失よりも低いと言える。なお、オン電圧とは、ゲート-エミッタ間にオン状態に必要な電圧を印加した状態(VGEを印加した状態)で、定格電流を流すために必要なコレクタ-エミッタ間の電圧VCEで定義される。
次に、図5を参照して、半導体装置1のキャリア密度と参考例に係る半導体装置41のキャリア密度とを比較すると、半導体装置1は、半導体基板15の表面から裏面の全域に亘って、参考例に係る半導体装置41のキャリア密度よりも高いキャリア密度を有していることが分かる。
参考例に係る半導体装置41の構成によれば、図3に示すように、トレンチゲート42とp型フローティング領域9との接合領域がないため、ゲート接合部19がコレクタ-ゲート接合部間の容量の影響を受けることがなく、スイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、このような構造の場合、FET構造8がトレンチゲート42とトレンチエミッタ43とで挟み込まれており、隣り合うトレンチゲート42で挟み込まれていない。そのため、トレンチゲート42によるキャリア蓄積効果が減少し、それに伴い、図5に示すように、半導体基板15中のキャリア密度が減少するので、n-型ドレイン領域17におけるドリフト抵抗が増加する。その結果、図4に示すように、IGBTのオン電圧が比較的に高くなる。
これに対して、半導体装置1の構成によれば、図2Aに示すように、FET構造8が隣り合うゲート接合部19によって挟み込まれているので、ゲート接合部19によるキャリア蓄積効果を高めることができる。これにより、図5に示すように、半導体基板15中のキャリア密度が増加するので、n-型ドレイン領域17におけるドリフト抵抗を減少させることができる。その結果、図4に示すように、IGBTのオン電圧を低減させることができる。
また、図示はしないが、半導体装置1および参考例に係る半導体装置41の構造それぞれに関して、スイッチングノイズがどの程度発生するかをシミュレーションしたところ、半導体装置1の構造のノイズが参考例に係る半導体装置41の構造に比べて顕著に小さいことを確認した。
さらに、半導体装置1の構成によれば、参考例に係る半導体装置41と異なり、同一の環状トレンチ10内にゲート接合部19とエミッタ接合部20とが設けられているので、トレンチゲート42およびトレンチエミッタ43を形成する必要がない。したがって、形成されるべきFET構造8の数が少なくて済む。つまり、FET構造8を接続するためのコンタクト用トレンチ29(コンタクトホール35)の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、IGBTの短絡耐量が低下することを効果的に抑制することができる。
次に、図6A~図6Kを参照して、半導体装置1の製造工程について説明する。図6A~図6Kは、図1の半導体装置1の製造工程の一例を説明するための断面図である。なお、図6A~図6Kは、それぞれ図2Aに対応している。
半導体装置1を製造するために、まず、図6Aに示すように、裏面側にp+型コレクタ領域16が形成されていない状態の半導体基板15が用意される。次に、p型フローティング領域9が形成されるべき領域に選択的に開口を有するイオン注入マスク50が半導体基板15上に形成される。そして、イオン注入マスク50を介してp型ドーパントが半導体基板15に注入される。これにより、イオン注入領域56が形成される。イオン注入領域56の形成後、イオン注入マスク50は除去される。
次に、図6Bに示すように、環状トレンチ10と、ゲート用コンタクトトレンチ11と、エミッタ用コンタクトトレンチ12(図2B参照)とを形成すべき領域に選択的に開口を有するハードマスク51が半導体基板15上に形成される。そして、ハードマスク51を介して半導体基板15にエッチング処理が施されて、各トレンチ10,11,12が同時に形成される。トレンチ10,11,12の形成後、ハードマスク51は除去される。
次に、図6Cに示すように、半導体基板15の表面に熱酸化処理が施される。これにより、各トレンチ10,11,12の内面(底面および側面)を含む半導体基板15の表面にシリコン酸化膜からなる犠牲酸化膜57が形成される。
次に、図6Dに示すように、犠牲酸化膜57で覆われた半導体基板15をアニール処理することによって、イオン注入領域56中のp型ドーパントが拡散する(ドライブイン)。このアニール処理は、p型ドーパントが環状トレンチ10の下方に回り込む条件で行われる。このとき、ドライブイン処理に先立って、環状トレンチ10の内面に犠牲酸化膜57を形成しているので、当該内面からのイオン抜けを防止することができる。これにより、p型ドーパントを効率よく拡散させることができ、その結果、環状トレンチ10の下方に回り込むp型フローティング領域9が形成される。
次に、図6Eに示すように、犠牲酸化膜57が剥離された後、半導体基板15の表面に熱酸化処理が施されることによって絶縁膜18が形成される。次に、たとえばCVD(Chemical Vapor Deposition:化学的気相成長)法により、半導体基板15の表面にポリシリコンを堆積させてポリシリコン堆積層52を形成する。この際、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12の幅W2が環状トレンチ10の幅W1よりも狭い(W2<W1 図2参照)。そのため、幅W1の環状トレンチ10には、図6Eに示すように、その内面の形状に倣ってポリシリコン堆積層52が形成される一方、幅W2の各コンタクトトレンチ11,12においては、その一方および他方の側面に堆積したポリシリコン堆積層52同士が各コンタクトトレンチ11,12の内側で一体化する。これにより、図2Bに示すように、各コンタクトトレンチ11,12をポリシリコン堆積層52によって完全に埋め戻すことができ、各コンタクトトレンチ11,12に埋め込まれた埋め込みゲート電極24および埋め込みエミッタ電極25を得ることができる。次に、ポリシリコン堆積層52の表面を酸化させて薄いポリシリコン酸化膜53を形成する。
次に、図6Fに示すように、たとえばRIE(Reactive Ion Etching)法等の異方性エッチングにより、環状トレンチ10の側面に形成されたポリシリコン堆積層52を残すように、半導体基板15の表面と環状トレンチ10の底部とに形成されたポリシリコン堆積層52を選択的に除去する。これにより、ゲート接合部19およびエミッタ接合部20が同時に形成される。
次に、図6Gに示すように、たとえばHDP-CVD(High Density Plasma CVD:高密度プラズマCVD)法等により、SiO2が環状トレンチ10(より具体的には、ゲート接合部19およびエミッタ接合部20の間との領域)を埋め戻すように、半導体基板15の表面に堆積される。これにより、SiO2膜54が形成される。
次に、図6Hに示すように、SiO2膜54の表面が半導体基板15の表面と略面一になるように、たとえばドライエッチング等によりエッチバックされる。これにより、ゲート接合部19およびエミッタ接合部20の間に介在する中央絶縁膜21が形成される。
次に、図6Iに示すように、p型ベース領域28とn+型エミッタ領域31とが形成されるべき領域に選択的に開口を有するイオン注入マスク55が形成される。そして、イオン注入マスク55を介してp型ドーパントとn型ドーパントとが選択的に半導体基板15に注入される。これにより、p型ベース領域28とn+型エミッタ領域31とを含むFET構造8が形成される。p型ベース領域28およびn+型エミッタ領域31が形成された後、イオン注入マスク55は除去される。
次に、図6Jに示すように、たとえばLP-CVD(Low Pressure CVD:減圧CVD)法等により、半導体基板15上にTEOSが堆積されて、層間膜34が形成される。次に、コンタクトホール35と、エミッタ用コンタクトホール36およびゲート用コンタクトホール37(図2B参照)とを形成すべき領域に選択的に開口を有するハードマスク(図示せず)が層間膜34上に形成される。
そして、当該ハードマスクを介して層間膜34にエッチング処理を施すことにより、各コンタクトホール35,36,37が形成される。また、各コンタクトホール35,36,37が形成されるのと同時に、p型ベース領域28には、半導体基板15の表面から掘り下がったコンタクト用トレンチ29が形成される。コンタクト用トレンチ29が形成された後、ハードマスクは除去される。次に、コンタクト用トレンチ29を介してp型ドーパントがp型ベース領域28に注入されて、p+型ベースコンタクト領域30が形成される。
次に、図6Kに示すように、エミッタ電極6およびゲートフィンガー2(ゲートパッド3)の材料が層間膜34上に堆積される。次に、当該材料がパターニングされることによって、エミッタ電極6およびゲートフィンガー2(ゲートパッド3)が同時に形成される。次に、半導体基板15の裏面にp型のドーパントが選択的に注入されてp+型コレクタ領域16が形成される。これにより、半導体基板15は、その裏面側から順に、p+型コレクタ領域16とn-型ドレイン領域17とが形成された構造となる。以上の工程を経て、半導体装置1が製造される。
図7は、本発明の第2実施形態に係る半導体装置61の模式的な断面図である。第2実施形態に係る半導体装置61が、前述の第1実施形態に係る半導体装置1と異なる点は、p型フローティング領域9に代えて、比較的に浅く形成されたp型フローティング領域62が形成されている点、および、複数のエミッタ用トレンチ63が環状トレンチ10に囲まれた領域内に形成されている点である。その他の構成は、前述の第1実施形態に係る半導体装置1と同様である。図7において、前述の図2Aに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
p型フローティング領域62は、この実施形態では、p型ベース領域28と同じ深さで形成されている。そして、環状トレンチ10に囲まれた領域内に本発明の第2トレンチとしての複数のエミッタ用トレンチ63が、p型フローティング領域62を貫通するように形成されている。この実施形態では、環状トレンチ10に囲まれた領域内に2つのエミッタ用トレンチ63が形成されている例を示しているが、2つ以上のエミッタ用トレンチ63が形成されている構成であってもよい。また、環状トレンチ10に囲まれた領域内に1つのエミッタ用トレンチ63が形成されている構成であってもよい。
エミッタ用トレンチ63は、環状トレンチ10と一体的に連なるように形成されている。より具体的に、エミッタ用トレンチ63は、環状トレンチ10に囲まれた領域において、環状トレンチ10の長手方向に平面視ストライプ状に形成され、環状トレンチ10の各短辺において環状トレンチ10に連なっている。エミッタ用トレンチ63は、環状トレンチ10と同一の断面形状で形成されている。つまり、エミッタ用トレンチ63の幅W3は、環状トレンチ10の幅W1と同じ幅である。また、エミッタ用トレンチ63は、環状トレンチ10と同一の深さで形成されている。
エミッタ用トレンチ63には、絶縁膜18を介して一対の第2エミッタ接合部64が平面視ストライプ状に形成されている。一対の第2エミッタ接合部64は、前述の第1実施形態におけるゲート接合部19および第2エミッタ接合部20と同様の構成で形成されている。つまり、一対の第2エミッタ接合部64は、間隔を空けてエミッタ用トレンチ63内に形成されていて、互いに絶縁分離されている。
より具体的には、一対の第2エミッタ接合部64は、それぞれ、図7に示す断面において、エミッタ用トレンチ63の一方および他方の側面に沿う膜状に、互いに分離して形成されている。これにより、エミッタ用トレンチ63の幅方向中央には、一対の第2エミッタ接合部64の各背面(エミッタ用トレンチ63との接触面の反対面)によって区画された空間が形成されている。そして、この空間がエミッタ用トレンチ63の開口端まで中央絶縁膜21で完全に埋め戻されることによって、一対の第2エミッタ接合部は互いに絶縁分離されている。
一対の第2エミッタ接合部64は、それぞれ、絶縁膜18を介してp型フローティング領域62と接続されている。また、一対の第2エミッタ接合部64は、環状トレンチ10の各短辺においてエミッタ接合部20と一体的に連なるように形成されている。これにより、エミッタ電極6からエミッタ接合部20を介して第2エミッタ接合部64に電力が供給される。一対の第2エミッタ接合部64は、ゲート接合部19およびエミッタ接合部20と同一の材料で形成されている。
このような半導体装置61を形成するには、たとえば、前述の図6Bにおける環状トレンチ10を形成する工程において、エミッタ用トレンチ63を形成するようにハードマスク51のレイアウトを変更すれば良い。その後、ゲート接合部19およびエミッタ接合部20を形成する工程と同一の工程(図6E~図6H参照)を経て、第2エミッタ接合部64を形成することができる。
以上のように、第2実施形態に係る半導体装置61の構成によっても、前述の第1実施形態に係る半導体装置1と同様の効果を奏することができる。
図8は、本発明の第3実施形態に係る半導体装置81の模式的な断面図である。第3実施形態に係る半導体装置81が前述の第2実施形態に係る半導体装置61と異なる点は、環状トレンチ10に対して相対的に幅狭のエミッタ用トレンチ83が形成されている点である。その他の構成は、前述の第2実施形態に係る半導体装置61と同様である。図8において、前述の図7に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
エミッタ用トレンチ83は、環状トレンチ10に囲まれた領域内において、環状トレンチ10の幅W1よりも幅狭に複数形成されている。エミッタ用トレンチ83の幅W4は、たとえば前述のゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12の幅W2(図2B参照)と同じ幅で形成されていて、0.7μm~1.2μmである。なお、この実施形態では、3つのエミッタ用トレンチ83が形成されている例を示しているが、1つ、または2つのエミッタ用トレンチ83が形成されている構成であってもよい。また、3つ以上のエミッタ用トレンチ83が形成されている構成であってもよい。
エミッタ用トレンチ83内には、前述の第2実施形態と異なり、一対の第2エミッタ接合部64が形成されておらず、一体物として埋め込まれた第2エミッタ接合部84が形成されている。
以上のように、半導体装置81によっても、前述の第2実施形態において説明した効果と同様の効果を奏することができる。また、エミッタ用トレンチ83の幅W4は、環状トレンチ10の幅W1よりも狭く形成されている。したがって、前述の図6Eの工程において、相対的に幅の狭い各コンタクトトレンチ11,12がポリシリコン堆積層52で完全に埋め戻された原理と同じ原理によって、環状トレンチ10よりも狭い幅W4のエミッタ用トレンチ83をポリシリコン堆積層52で完全に埋め戻すことができ、エミッタ用トレンチ83に埋め込まれた第2エミッタ接合部84を得ることができる。
図9は、本発明の第4実施形態に係る半導体装置91の模式的な断面図である。第4実施形態に係る半導体装置91が前述の第1実施形態に係る半導体装置1と異なる点は、半導体基板15が、n-型バッファ領域92を含む点、および、コンタクト用トレンチ29が形成されていない点、ならびに、それに伴ってp+型ベースコンタクト領域30およびn+型エミッタ領域31の一部が半導体基板15の表面から露出している点である。その他の構成は、前述の第1実施形態に係る半導体装置1と同様である。図9において、前述の図2Aに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
半導体装置91に係る半導体基板15は、p+型コレクタ領域16とn-型ドレイン領域17との間に介在するn-型バッファ領域92を含む。n-型バッファ領域92のドーパント濃度は、たとえば、1×1015cm-3~5×1017cm-3である。
このようなn-型バッファ領域92は、前述の図6Kで示した工程において、p+型コレクタ領域16の形成工程に先立って、n型のドーパントを半導体基板15の裏面側に選択的に注入することにより形成することができる。
半導体装置91に係る各コンタクトホール35には、タングステンを含むタングステンコンタクト93が形成されている。タングステンコンタクト93は、半導体基板15の表面においてp+型ベースコンタクト領域30とn+型エミッタ領域31の一部とに接続されている。また、エミッタ電極6は、タングステンコンタクト93を介してp+型ベースコンタクト領域30および埋め込みエミッタ電極25と接続されている。一方、ゲートフィンガー2は、タングステンコンタクト93を介して埋め込みゲート電極24と接続されている。
以上のように、半導体装置91によれば、各コンタクトホール35にタングステンコンタクト93が形成されているので、良好なコンタクトを得ることができる。したがって、図6Jで示した工程において、コンタクト用トレンチ29を別途形成しなくてもよい。また、図6Kで示した工程において、エミッタ電極6およびゲートフィンガー2を形成する際に、各コンタクトホール35にタングステンを埋め込めば良いので、製造工程が煩雑化することもない。このように、半導体装置91の構成によっても、前述の第1実施形態で説明した効果と同様の効果を奏することができる。
図10は、本発明の第5実施形態に係る半導体装置101の模式的な平面図である。
図10に示すように、半導体装置101は、たとえば、半導体装置101の表面を法線方向から見た平面視(以下、単に「平面視」と言う。)において、四角形のチップ状に形成されている。半導体装置101には、アクティブ領域102およびアクティブ領域102を取り囲む終端領域113が設定されている。アクティブ領域102は、半導体装置101の内方領域において平面視略四角形状に形成されている。また、アクティブ領域102には、複数のゲート用トレンチ137がストライプ状に形成されている。
半導体装置101の表面には、アクティブ領域102を選択的に取り囲む表面ゲートメタルの一例としてのゲートメタル103と、アクティブ領域102を選択的に覆うエミッタ電極104とが形成されている。図10では、明瞭化のためにゲートメタル103およびエミッタ電極104にクロスハッチングを付している。ゲートメタル103は、さらにパッド部の一例としてのゲートパッド105と、ゲートフィンガー106およびパッド周辺部107からなる配線部167とを含む。
ゲートパッド105は、半導体装置101の一辺101aに沿う領域の長手方向中央部に平面視略四角形状に形成されている。ゲートパッド105には、ボンディングワイヤ108が接続されることによって外部から電力(制御信号)が供給される。ゲートパッド105は、たとえば、Al(アルミニウム)を主成分として含む金属材料からなる。
ゲートフィンガー106は、半導体装置101のアクティブ領域102を囲むようにライン状に形成されている。より具体的には、ゲートフィンガー106は、平面視において、ゲートパッド105の側方からゲート用トレンチ137のストライプ方向(つまり、半導体装置101の一辺101aに沿う方向)に延び、さらに当該一辺101aに直角に交わる前記ストライプ方向の直交方向(つまり、他辺101bおよび当該他辺101bと対向する辺101cに沿う方向)に延びて形成されている。ゲートパッド105の周囲には、第1除去領域110を挟んでパッド周辺部107が形成されている。
なお、第5実施形態では、半導体装置101の一辺101aに沿う領域の長手方向中央部にゲートパッド105が設けられた例について説明するが、半導体装置101の一つの角部にゲートパッド105が形成されていてもよい。また、第5実施形態では、半導体装置101の一辺101aと対向する辺101dにゲートフィンガー106が形成されていない例を示しているが、半導体装置101の周囲を全周に亘ってゲートフィンガー106が形成されていてもよい。
第1除去領域110は、ゲートパッド105の周囲を囲むように平面視略四角環状に形成されている。第1除去領域110は、金属材料が取り除かれた領域であり、これにより、ゲートパッド105とパッド周辺部107とが互いに接触しないように形成されている。なお、第5実施形態では、第1除去領域110が、ゲートパッド105の周囲を全周に亘って囲む環状に形成されている例について説明するが、第1除去領域110が、ゲートパッド105の周囲の一部を選択的に囲んでいる構成であってもよい。
パッド周辺部107は、平面視において、ゲートパッド105の周囲を全周に亘って囲むように略四角環状に形成されている。パッド周辺部107は、ゲートパッド105の側方の領域において、ゲートフィンガー106と一体的に連なるように形成されている。パッド周辺部107には、第1除去領域110の周囲を選択的に囲む第2除去領域111が形成されており、これにより、パッド周辺部107は、第1除去領域110および第2除去領域111に挟まれた内方領域107aと、内方領域107aを取り囲む外方領域107bとに区画されている。
ゲートメタル103に区画された半導体装置101の内方領域には、第3除去領域112を挟んでエミッタ電極104が形成されている。第3除去領域112は、ゲートメタル103に沿ってライン状に形成されている。エミッタ電極104は、アクティブ領域102を覆うように形成されている。ゲートメタル103およびエミッタ電極104の下方の領域には、層間絶縁膜145(図13A参照)を介して第1引き回し配線115、ゲートフィンガー用引き回し配線116および第2引き回し配線117が形成されている。
図11は、図10に示す半導体装置101の第1引き回し配線115、ゲートフィンガー用引き回し配線116および第2引き回し配線117を説明するための模式的な平面図である。図12は、図10に示す半導体装置101の第1引き回し配線115、ゲートフィンガー用引き回し配線116および第2引き回し配線117の拡大平面図である。
図11に示すように、第1引き回し配線115は、ゲートパッド105の下方領域においてゲートパッド105およびパッド周辺部107に跨るように、平面視閉曲構造に形成されている。より具体的に、第1引き回し配線115は、ゲートパッド105から第1除去領域110を横切ってパッド周辺部107の内方領域107aに至るように四角環状に形成されている。第1引き回し配線115は、ゲートメタル103よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。
第1引き回し配線115は、図12に示すように、ゲートパッド用コンタクト118を介してゲートパッド105に、また第1パッド周辺部用コンタクト119を介してパッド周辺部107に、それぞれ電気的に接続されている。ゲートパッド用コンタクト118は、ゲートパッド105において、ゲートパッド105を取り囲む平面視四角環状に形成されている。一方、第1パッド周辺部用コンタクト119は、パッド周辺部107の内方領域107aにおいて、第1除去領域110を取り囲む平面視四角環状に形成されている。このようにゲートパッド105は、第1引き回し配線115を介してパッド周辺部107およびゲートフィンガー106と電気的に接続されている。
ゲートフィンガー用引き回し配線116は、ゲートフィンガー106の下方領域に形成されている。ゲートフィンガー用引き回し配線116は、ゲートフィンガー106よりも幅狭に形成されていて、ゲートフィンガー106に完全に覆われている。ゲートフィンガー用引き回し配線116は、第1引き回し配線115と同じ電極材料で形成されている。ゲートフィンガー用引き回し配線116は、図12に示すように、ゲートフィンガー用コンタクト120を介してゲートフィンガー106に電気的に接続されている。
第2引き回し配線117は、第1引き回し配線115の周囲を選択的に囲むように、第1引き回し配線115から所定の間隔を空けて形成されている。第2引き回し配線117は、パッド周辺部107およびアクティブ領域102に跨るように形成されている。より具体的に、第2引き回し配線117は、パッド周辺部107の内方領域107aから、第2除去領域111、パッド周辺部107の外方領域107b、および第3除去領域112を横切るように形成されている。そして、第2引き回し配線117は、ゲートパッド105が形成された領域の側方において、ゲートフィンガー用引き回し配線116と一体的に連なっている。第2引き回し配線117は、第1引き回し配線115と同じ電極材料で形成されている。
第2引き回し配線117は、図12に示すように、第2パッド周辺部用コンタクト121を介してパッド周辺部107の内方領域107aに、また第3パッド周辺部用コンタクト122を介してパッド周辺部107の外方領域107bに、それぞれ電気的に接続されている。第2パッド周辺部用コンタクト121は、パッド周辺部107の内方領域107aにおいて、第1パッド周辺部用コンタクト119を選択的に取り囲むライン状に形成されている。
一方、第3パッド周辺部用コンタクト122は、パッド周辺部107の外方領域107bにおいて、第2除去領域111を取り囲むライン状に形成されていて、ゲートパッド105が形成された領域の側方において、ゲートフィンガー用コンタクト120と一体的に連なっている。このようにパッド周辺部107は、第2引き回し配線117を介してもゲートフィンガー106と電気的に接続されている。
次に、図13Aを参照して、半導体装置101の部分的な断面の構成について説明する。図13Aは、図12に示す切断面線XIIIA-XIIIAから見た断面図である。
図13Aに示すように、半導体装置101は、半導体層の一例としての半導体基板125を含む。半導体基板125は、たとえば、n-型シリコン基板であり、その裏面側から順にp+型コレクタ領域126と、n-型ドレイン領域127とが積層された構造を有している。p+型コレクタ領域126が半導体基板125の裏面全体に露出し、n-型ドレイン領域127が半導体基板125の表面に露出している。
p+型コレクタ領域126のドーパント濃度は、たとえば、5×1015cm-3~2×1019cm-3である。p型のドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる(以下、同じ)。一方、n-型ドレイン領域127のドーパント濃度は、たとえば、5×1013cm-3~1×1015cm-3である。またn-型のドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、同じ)。
半導体基板125のアクティブ領域102には、複数のゲート用トレンチ137がストライプ状に形成されている。複数のゲート用トレンチ137の間には一定幅の領域が設けられており、この領域にIGBTの単位セル136が1つずつ形成されている。
ゲート用トレンチ137は、半導体基板125の表面を掘り下げるように形成されている。より具体的には、ゲート用トレンチ137は、一定の幅で形成されていて、半導体基板125の表面に対してほぼ垂直に形成された側面と、半導体基板125の表面と面一になるように形成された底部とを含む。
単位セル136は、ゲート用トレンチ137のストライプ方向に沿って形成されていて、p型ベース領域140と、p型ベース領域140の内方領域に形成されたp+型ベースコンタクト領域141およびn+型エミッタ領域142とを含む。
p型ベース領域140は、互いに隣り合う一方のゲート用トレンチ137と他方のゲート用トレンチ137とによって共有されている。p型ベース領域140の底部は、ゲート用トレンチ137の底部よりも半導体基板125の表面側に位置している。p型ベース領域140のドーパント濃度は、たとえば、1×1016cm-3~1×1018cm-3である。
n+型エミッタ領域142は、半導体基板125の表面に形成されている。n+型エミッタ領域142は、ゲート用トレンチ137の側面両側に一つずつ設けられ、それぞれがゲート用トレンチ137の側面に露出している。n+型エミッタ領域142のドーパント濃度は、1×1019cm-3~1×1021cm-3である。一方、p+型ベースコンタクト領域141は、各n+型エミッタ領域142の間の領域に、挟まれるように形成されている。p+型ベースコンタクト領域141のドーパント濃度は、たとえば、1×1019cm-3~1×1021cm-3である。
半導体基板125の表面およびゲート用トレンチ137の内面(側面および底部)には、絶縁膜134が形成されている。絶縁膜134は、たとえば、酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化アルミニウム(Al2O3)等の絶縁材料からなる。そして、絶縁膜134を介してゲート用トレンチ137にゲート電極138が埋め込まれている。
ゲート電極138は、ゲート用トレンチ137から露出するゲート電極138の表面が、半導体基板125の表面と面一になるようにゲート用トレンチ137に埋め込まれている。ゲート電極138の電極材料は、たとえば前述の第1および第2引き回し配線115,117と同一の電極材料からなることが好ましい。この場合、ゲート電極138と同じ工程で第1および第2引き回し配線115,117を形成することができるので、製造工程を簡略化することができる。
半導体基板125の表面には、絶縁膜134を介して、前述の第1および第2引き回し配線115,117、ならびに、ゲートフィンガー用引き回し配線116(図11参照)が形成されている。つまり、前述の第1および第2引き回し配線115,117は、絶縁膜134の上に配置され、層間絶縁膜145によって被覆されている。第1引き回し配線115は、半導体基板125の上において半導体基板125の表面に沿う方向にパッド部105に対向するようにゲートパッド105から間隔を空けてゲートパッド105と同じ高さ位置に配置されている。第2引き回し配線117は、ストライプを横切る方向に沿ってアクティブ領域102に引き出された引き出し部117aを含む。
ゲート電極138は、ゲート用トレンチ137の長手方向両端部において、ゲート用トレンチ137を横切るように形成されたゲートフィンガー用引き回し配線116と電気的に接続されている。これにより、ゲート電極138は、ゲートフィンガー用引き回し配線116を介してゲートフィンガー106と電気的に接続される。
また、ゲート電極138は、図13Aに示すように、引き出し部117aに電気的に接続されている。これにより、ゲート電極138は、引き出し部117aを介してパッド周辺部107に電気的に接続されている。なお、第2引き回し配線117はストライプ方向に沿ってアクティブ領域102に引き出された引き出し部117a(図11,12参照)を有していてもよく、これにより、パッド周辺部107に電気的に接続されていてもよい。
半導体基板125の表面には、層間絶縁膜145が形成されている。アクティブ領域102における層間絶縁膜145には、p+型ベースコンタクト領域141と、n+型エミッタ領域142の一部とを選択的に露出させるエミッタ用コンタクトホール147が形成されている。また、終端領域113における層間絶縁膜145には、前述のゲートパッド用コンタクト118、第1パッド周辺部用コンタクト119、ゲートフィンガー用コンタクト120(図12参照)、第2パッド周辺部用コンタクト121、および第3パッド周辺部用コンタクト122がそれぞれ形成されている。層間絶縁膜145は、たとえば、オルトケイ酸テトラエチル(TEOS)、ホウ素リンシリケートガラス(BPSG)、酸化シリコン(SiO2)等の絶縁材料からなる。
層間絶縁膜145上には、ゲートメタル103と、エミッタ電極104とが形成されている。エミッタ電極104は、エミッタ用コンタクトホール147を介して、p+型ベースコンタクト領域141と、n+型エミッタ領域142の一部と電気的に接続されている。
一方、ゲートメタル103は、前述のように、各コンタクト118,119,121,122を介して第1および第2引き回し配線115,117と電気的に接続されている。これにより、ゲートメタル103は、第1および第2引き回し配線115,117ならびに第2引き回し配線117の引き出し部117aを介してゲート電極138と電気的に接続され、表面電流をゲートパッド105からゲート電極138へと導く電流経路が形成されている。また、ゲートメタル103のうちのゲートパッド105は、絶縁膜134の上に配置された部分を含む。また、ゲートパッド105は、絶縁膜134の上から層間絶縁膜145の上に引き出され、ゲートパッド用コンタクト118を介して第1引き回し配線115に接続された部分を含む。つまり、第1引き回し配線115は、絶縁膜134の表面に沿う方向にゲートパッド105に対向するようにゲートパッド105から間隔を空けて絶縁膜134の上に配置されている。また、第1引き回し配線115は、層間絶縁膜145を挟んでゲートパッド105に対向する部分を含む。
そして、ゲートパッド105とエミッタ電極104との間の領域を選択的に覆うように表面保護膜146が層間絶縁膜145上に形成されている。表面保護膜146は、たとえば樹脂からなる。
半導体装置101は、図13Bに示す電気回路図で表される。図13Bは、図10に示す半導体装置101の電気的構造を説明するための電気回路図である。
図13Bに示すように、半導体装置101は、ゲートパッド105と、ゲート電極138との間に介装された電流制限部139を含む。電流制限部139は、ゲートパッド105に対して直列に接続された第1引き回し配線115の抵抗成分、ゲートフィンガー用引き回し配線116の抵抗成分、および第2引き回し配線117の抵抗成分を含む。ゲートパッド105に電圧が印加されると、電流制限部139を介してゲート電極138に電流が流れる。
以上のように、半導体装置101の構成によれば、図12、図13Aおよび図13Bに示すように、ゲートパッド105からパッド周辺部107およびゲートフィンガー106に電流が流れる際に第1および第2引き回し配線115,117(電流制限部139)を経由することになるので、表面電流によるパッド周辺部107およびゲートフィンガー106への電流の流れ込みを、ゲートパッド105に近い位置で制限できる。
これにより、ゲートパッド105に近い位置(特に、パッド周辺部107を経由して電気的に接続されるゲートパッド105の周辺部)におけるMISゲート構造132のゲート電極138に対して局所的に突入電流(di/dt)が流れ、当該MISゲート構造132が局所的にオンすることを抑制できる。その結果、ゲートパッド105から遠い近いに係らず、複数のMISゲート構造132間での印加電流のばらつきを抑制できる。
また、ゲートパッド105からパッド周辺部107の内方領域107aに突入電流が流れても、その後は、第2引き回し配線117を経由するか、もしくは第3除去領域112を迂回してパッド周辺部107の外方領域107bに流れることとなる。すなわち、ゲートパッド105の周辺部のゲート電極138への電流の流れ込みを二重で制限することができる。
したがって、ゲートパッド105の近傍に配置されたMISゲート構造132のゲート電極138に流れ込む突入電流を効果的に制限することができる。一方、ゲートフィンガー106は、ゲートパッド105から比較的に遠い位置でMISゲート構造132のゲート電極138とコンタクトしているので、これにより突入電流を制限することができる。
また、半導体装置101のスイッチング特性を調べてみたところ、図14A~図14Cに示すグラフを得ることができた。
図14A~図14Cは、図10に示す半導体装置101のスイッチング特性を示すグラフである。
図14Aは、半導体装置101のゲート-エミッタ間の電圧VGE(V)と時間(nsec)との関係を示し、図14Bは、半導体装置101のコレクタ-エミッタ間の電圧VCE(V)と時間(nsec)との関係を示し、図14Cは、半導体装置101のコレクタ電流IC(A)と時間(nsec)との関係を示している。図14A~図14Cにおいて、半導体装置101の特性を実線で、また、参考例に係る半導体装置148のスイッチング特性を破線で示している。参考例に係る半導体装置148とは、第1および第2引き回し配線115,117が形成されていない半導体装置である。
図14Aを参照すれば、参考例に係る半導体装置148では、ターンオン時間tonにおいて、ゲート-エミッタ間の電圧VGEにノイズが発生していることが確認できる。これに対して、半導体装置101では、参考例に係る半導体装置148のようなノイズは確認できない。なお、ターンオン時間tonとは、IGBTのターンオン時にゲート-エミッタ間の電圧VGEの立ち上がりからコレクタ-エミッタ間の電圧VCEが最大値の10%に下降するまでに要する時間で定義される。
また、図14Bを参照すれば、参考例に係る半導体装置148では、上昇時間trにおいて、コレクタ-エミッタ間の電圧VCEにノイズが発生していることが確認できる。これに対して、半導体装置101では、参考例に係る半導体装置148のようなノイズは確認できない。なお、上昇時間trとは、IGBTのターンオン時にコレクタ電流ICが最大値の10%に上昇した時点からコレクタ-エミッタ間の電圧VCEが最大値の10%に下降するまでに要する時間で定義される。
また、図14Cを参照すれば、参考例に係る半導体装置148では、逆回復時間trrにおいて、コレクタ電流ICにノイズが発生していることが確認できる。これに対して、半導体装置101では、参考例に係る半導体装置148のようなノイズは確認できない。なお、逆回復時間trrとは、内蔵ダイオードの逆回復電流が消滅するまでに要する時間で定義される。また、半導体装置101では、逆回復時間trrにおいて、参考例に係る半導体装置148のピーク電流の値よりも低いピーク電流の値となりつつも、実効電流の値は殆ど変わっていないことが確認できる。これは、実効電流として検出される電流以外の電流、すなわち、ゲートメタル103に流れる表面電流(突入電流)が、第1および第2引き回し配線115,117を介してゲート電極138に流れるためである。
図14A~図14Cにおいて、参考例に係る半導体装置148のノイズの発生は次のように説明される。すなわち、MISゲート構造132の周辺に形成されたゲートパッド105、ならびにパッド周辺部107およびゲートフィンガー106には、通常、寄生インダクタンスや寄生容量によるLC共振回路が構成される。そのため、表面電流が流れると、MISゲート構造132のスイッチングがトリガとなって共振ノイズが発生する。参考例に係る半導体装置148では、第1および第2引き回し配線115,117が形成されていないので、このような表面電流を制限することができない。したがって、参考例に係る半導体装置148では、図14A~図14Cのグラフに示すように、共振ノイズの波形が検出されている。
これに対して、半導体装置101の構成によれば、表面電流によるパッド周辺部107およびゲートフィンガー106への電流の流れ込みを制限できるので、MISゲート構造132が局所的にオンすることを抑制できる。そのため、MISゲート構造132のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。
以上により、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減することができる半導体装置101を提供することができる。
図15は、本発明の第6実施形態に係る半導体装置151の模式的な平面図である。図16は、第6実施形態に係る半導体装置151の第1および第2引き回し配線160,161を説明するための模式的な平面図である。第6実施形態に係る半導体装置151が、前述の第5実施形態に係る半導体装置101と異なる点は、ゲートメタル103に代えて、ゲートメタル152が形成されている点である。
その他の構成は、第5実施形態に係る半導体装置101と同等である。図15および図16において、前述の図10~図13Aに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。なお、半導体装置151は、前述の第5実施形態と同様に、平面視四角形のチップ状に形成されていて、アクティブ領域102には、複数のゲート用トレンチ137がストライプ状に形成されている。
図15に示すように、半導体装置151の終端領域113には、アクティブ領域102を選択的に取り囲むように、表面ゲートメタルの一例としてのゲートメタル152が形成されている。ゲートメタル152は、さらにパッド部の一例としてのゲートパッド153と、第1ゲートフィンガー154、第2ゲートフィンガー155、およびパッド周辺部156からなる配線部168とを含む。
ゲートパッド153は、第6実施形態では、半導体装置151の一つの角部に形成されている。ゲートパッド153は、ボンディングワイヤ108が接続されることによって外部から電力が供給される。
第1ゲートフィンガー154、第2ゲートフィンガー155、およびパッド周辺部156は、半導体装置151のアクティブ領域102を囲むようにライン状に形成されている。
第1ゲートフィンガー154は、ゲートパッド153と一体的に連なるように形成されている。より具体的には、第1ゲートフィンガー154は、ゲートパッド153からゲート用トレンチ137のストライプ方向(つまり、半導体装置151の一辺151aに沿う方向)に延び、さらに当該一辺151aに直角に交わる前記ストライプ方向の直交方向(つまり、他辺151bに沿う方向)に延びて形成されている。第1ゲートフィンガー154は、半導体装置151の辺151bに沿う領域において、ゲート用トレンチ137の長手方向の一端を横切るように形成されている。
パッド周辺部156は、除去領域157を挟んで、ゲートパッド153の内側の周囲を選択的に囲むように形成されている。除去領域157は、ゲートパッド153の周囲に沿ってライン状に形成されている。つまり、パッド周辺部156は、この除去領域157により、ゲートパッド153および第1ゲートフィンガー154のいずれからも分離して形成されている。
第2ゲートフィンガー155は、半導体装置151の他辺151bに対向する辺151cに沿って形成されている。より具体的には、ゲートパッド153からゲート用トレンチ137の長手方向の他端を横切るように形成されていて、パッド周辺部156の一端部156aと一体的に連なるように形成されている。すなわち、第2ゲートフィンガー155も、ゲートパッド153および第1ゲートフィンガー154のいずれからも分離して形成されている。
ゲートメタル152の下方の領域には、図16に示すように、第1引き回し配線160と、第2引き回し配線161とが形成されている。
第1引き回し配線160は、第1ゲートフィンガー154と、第2ゲートフィンガー155とを跨ぐように形成されている。より具体的には、第1引き回し配線160は、除去領域157が形成された領域を横切って、第1ゲートフィンガー154、ゲートパッド153、および第2ゲートフィンガー155が形成された領域に沿って形成されている。第1引き回し配線160は、第1ゲートフィンガー154および第2ゲートフィンガー155よりも幅広に形成されている。第1引き回し配線160は、ゲートメタル152よりも抵抗値の高い材料からなり、たとえば、ポリシリコン等の電極材料からなることが好ましい。
第2引き回し配線161は、パッド周辺部156が形成された領域に沿って形成されている。第2引き回し配線161は、パッド周辺部156よりも幅広に形成されている。第2引き回し配線161は、第2ゲートフィンガー155が形成されている領域側において、第1引き回し配線160と一体的に連なるように形成されている。第2引き回し配線161のゲートパッド153側の端部161aは、除去領域157を横切ってゲートパッド153に至るように形成されている。
図15および図16に示すように、ゲートパッド153および第1ゲートフィンガー154は、ゲートパッド153および第1ゲートフィンガー154に沿って形成された第1コンタクト162を介して、第1引き回し配線160と電気的に接続されている。
一方、パッド周辺部156および第2ゲートフィンガー155は、第2ゲートフィンガー155に沿って形成された第2コンタクト163を介して第1引き回し配線160と電気的に接続されている。つまり、ゲートパッド153は、第1引き回し配線160を介して、パッド周辺部156および第2ゲートフィンガー155と電気的に接続されている。
第1および第2引き回し配線160,161は、前述の第5実施形態と同様に、ゲート用トレンチ137に埋め込まれたゲート電極138と電気的に接続されている。これにより、ゲートメタル152は、第1および第2引き回し配線160,161を介してゲート電極138と電気的に接続され、表面電流をゲートパッド153からゲート電極138へと導く電流経路が形成されている。
以上のように、半導体装置151では、第1ゲートフィンガー154は、角部のゲートパッド153から隣り合う角部までMISゲート構造132に沿って延びる部分においてはゲート電極138とコンタクトされず、ゲートパッド153の反対側の辺においてゲート電極138とコンタクトされている。つまり、ゲートパッド153から比較的に遠い位置でMISゲート構造132のゲート電極138とコンタクトしているので、これにより突入電流を制限することができる。
一方、第2ゲートフィンガー155およびパッド周辺部156は、ゲートパッド153から比較的に近い位置でMISゲート構造132のゲート電極138とコンタクトしているが、第2ゲートフィンガー155は当該ゲートパッド153と分離して配置されている。しかも、第2ゲートフィンガー155およびパッド周辺部156は、第1および第2引き回し配線160,161を介してゲートパッド153と電気的に接続されているので、ゲートパッド153に突入電流が流れたとしても、当該突入電流を制限することができる。よって、前述の第5実施形態において説明した効果と同様の効果を奏することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第2および第3実施形態では、環状トレンチ10の長手方向にストライプ状にエミッタ用トレンチ63,83が形成された例について説明したが、エミッタ用トレンチ63,83は、平面視において、環状トレンチ10の短手方向にストライプ状に形成されていてもよい。また、エミッタ用トレンチ63,83は、環状トレンチ10の内方領域においてメッシュ状に形成されていてもよい。
また、前述の各実施形態では、ゲート用コンタクトトレンチ11およびエミッタ用コンタクトトレンチ12が平面視角アーチ状に形成されている例について説明したが、たとえば、円アーチ状、三角アーチ状等の他の閉曲線構造であってもよい。
また、前述の各実施形態では、各トレンチ10,11,12,63,83の底部が、その側面から丸みを帯びるように形成されている例について説明したが、各トレンチ10,11,12,63,83の底部は、半導体基板15の表面と並行に形成されていてもよい。
また、前述の各実施形態では、アクティブ領域4にIGBTが形成された例について説明したが、IGBTの他、CMOS(Complementary MOS)が形成されていてもよい。たとえば、MOS構造を含む構成として、図17に示す例を採用してもよい。
図17は、前記第1実施形態に係る半導体装置1の変形例を示す模式的な断面図である。図17において、半導体装置1と共通する主たる構成については同一の符号を付して説明を省略する。
図17に示すように、この変形例では、p+型コレクタ領域16に代えてn+型ドレイン領域95を採用した半導体装置94が形成されている。つまり、半導体装置94では、IGBTに代えて、MOSFETが形成されている。この場合、IGBTのエミッタ電極6(n+型エミッタ領域31)が半導体装置94のソース電極96(n+型ソース領域97)に対応する。むろん、前記第2~第4実施形態に係る各半導体装置61,81,91においても、p+型コレクタ領域16に代えてn+型ドレイン領域95を採用し、MOSFET構造を形成してもよい。
また、前述の各実施形態では、アクティブ領域4にIGBTが形成された例について説明したが、IGBTの他、BJT(Bipolar Junction Transistor),JFET(Junction Field Effect Transistor),コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、LSI(Large Scale Integration)、SSI(Small Scale Integration)、MSI(Medium Scale Integration)、VLSI(Very Large Scale Integration)、ULSI(Ultra-Very Large Scale Integration)等の集積回路を構成していてもよい。
また、前述の各実施形態において、p型フローティング領域9、p+型コレクタ領域16、n-型ドレイン領域17等の各半導体領域の導電型を反転させた構成であってもよい。したがって、この場合、p型フローティング領域9はn型のフローティング領域となり、p+型コレクタ領域16はn+型のコレクタ領域となり、n-型ドレイン領域17はp型のドレイン領域となる。むろん、他の半導体領域の導電型も反転された構成となる。
また、第1~第4実施形態に係る半導体装置1,61,81,91は、図18に示すように、インバータ回路に適用することができる。
図18は、第1~第4実施形態に係る半導体装置1,61,81,91が適用されるインバータ回路201を説明するための回路図である。
インバータ回路201は、負荷として三相モータ202に接続される三相インバータ回路である。インバータ回路201は、直流電源203およびスイッチ部204を含む。
直流電源203は、たとえば700Vである。直流電源203には、その高圧側に高圧側配線205が接続され、その低圧側に低圧側配線206が接続されている。スイッチ部204は、三相モータ202のU相202U、V相202V、およびW相202Wのそれぞれの相に対応する3つのアーム207~209を備えている。
アーム207~209は、高圧側配線205と低圧側配線206との間に並列に接続されている。アーム207~209は、それぞれ高圧側のハイサイドトランジスタ210H~212H(半導体装置1,61,81,91)と、低圧側のローサイドトランジスタ210L~212L(半導体装置1,61,81,91)とを備えている。各トランジスタ210H~212Hおよび210L~212Lには、それぞれ回生ダイオード213H~215Hおよび213L~215Lが、低圧側から高圧側に順方向電流が流れるような向きで並列で接続されている。
インバータ回路201では、各アーム207~209のハイサイドトランジスタ210H~212Hおよびローサイドトランジスタ210L~212Lのオン/オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ202に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ202への通電を停止することができる。このようにして、三相モータ202のスイッチング動作を行う。
また、前述の第5実施形態では、1つの第1除去領域110が、ゲートパッド105の周囲を囲むように環状に形成されている例について説明したが(図10参照)、複数の第1除去領域110が、ゲートパッド105の周囲を選択的に囲むように環状に形成されていてもよい。たとえば、図10において、第1除去領域110がゲートパッド105に対してゲートパッド105の突出方向とは反対側に形成されていなくてもよい。
この場合、パッド周辺部107およびゲートフィンガー106が共に、ゲートメタル103を構成する金属を介してゲートパッド105と電気的に接続されることになる。この場合でも、ゲートパッド105に供給された電流がパッド周辺部107に流れるには、ゲートパッド105の三方を取り囲む第1除去領域110を迂回しなければならないので、パッド周辺部107への突入電流を軽減できる。
また、前述の第5実施形態では、第2除去領域111が、ゲートパッド105の周囲の一部を選択的に囲んでいる例について説明したが(図11参照)、第2除去領域111が、ゲートパッド105の周囲を全周に亘って囲んでいる構成であってもよい。
また、前述の第5実施形態では、第1引き回し配線115が、ゲートパッド105の下方領域において、平面視閉曲環状に形成されている例について説明したが、第1引き回し配線115は、ゲートパッド105がパッド周辺部107と電気的に接続される構成であれば、環状に形成されていなくてもよい。したがって、第1引き回し配線115は、ゲートパッド105の下方領域において、ライン状に形成されていてもよい。
また、前述の第5実施形態では、ゲートフィンガー用引き回し配線116がゲートフィンガー106よりも幅狭に形成されている例について説明したが(図11参照)、ゲートフィンガー用引き回し配線116は、ゲートフィンガー106よりも幅広に形成された構成であってもよい。
また、前述の第5実施形態では、第2引き回し配線117が、第1引き回し配線115の周囲を選択的に囲むように形成されている例について説明したが(図11参照)、第2引き回し配線117は、第1引き回し配線115の周囲を全周に亘って囲むように形成されていてもよい。この場合において、第2パッド周辺部用コンタクト121(図12参照)は、第1パッド周辺部用コンタクト119の周囲を全周に亘って取り囲むように、平面視四角環状に形成されていてもよい。
また、前述の第6実施形態では、ゲートパッド153の周囲に沿って除去領域157がライン状に形成されている例について説明したが(図15参照)、除去領域157がゲートパッド153の周囲を全周に亘って形成されていてもよい。この場合、第1ゲートフィンガー154もゲートパッド153から分離して形成された構成となる。このような構成であっても、第1引き回し配線160がゲートパッド153と第1ゲートフィンガー154とを跨ぐように形成されているので、ゲートパッド153および第1ゲートフィンガー154を電気的に接続させることができる。したがって、ゲートパッド153の表面を流れる表面電流をゲートパッド153と第1ゲートフィンガー154との間においても制限することができる。
また、前述の第5および第6実施形態では、平面視ストライプ状のゲート用トレンチ137がアクティブ領域102に形成された例について説明したが、ゲート用トレンチ137は、平面視メッシュ状に形成されていてもよい。この場合、IGBTの単位セル136は、当該メッシュ状のゲート用トレンチ137に取り囲まれた領域内に形成されることとなる。
また、前述の第5および第6実施形態では、アクティブ領域102にIGBTが形成された例について説明したが、図19に示す例を採用してもよい。
図19は、前記第5および第6実施形態に係る半導体装置101,151の変形例を示す模式的な断面図である。図19において、半導体装置101,151と共通する主たる構成については同一の符号を付して説明を省略する。
図19に示すように、この変形例では、p+型コレクタ領域126に代えてn+型ドレイン領域192を採用した半導体装置191が形成されている。つまり、半導体装置191では、IGBTに代えて、MOSFETが形成されている。この場合、IGBTのエミッタ電極104(n+型エミッタ領域142)がMOSFETのソース電極193(n+型ソース領域194)に対応する。
このような構成であってもMOSFETにおけるMISゲート構造132のゲート電極138が局所的にオンすることを抑制できるので、IGBTの場合と同様の効果を奏することができる。また、半導体基板125にSiC(シリコンカーバイド)を採用して、SiC-IGBTを構成してもよいし、SiC-MOSFETを構成してもよい。
また、前述の第5および第6実施形態では、アクティブ領域102にトレンチゲート型のIGBTが形成された例について説明したが、半導体基板125の表面に絶縁膜134を介してゲート電極が形成されたプレーナゲート型のIGBTを採用してもよい。むろん、プレーナゲート型のIGBTに代えてプレーナゲート型のMOSFETを採用してもよい。
また、前述の第5および第6実施形態では、ゲート用トレンチ137の底部が、半導体基板125の表面と並行に形成された例について説明したが、ゲート用トレンチ137の底部が、その側面から丸みを帯びるように形成されていてもよい。また、前述の第5および第6実施形態では、ゲート用トレンチ137の側面が半導体基板125の表面に対して直角に形成されている例について説明したが、ゲート用トレンチ137の側面は、その開口から底部に向けて幅が徐々に狭まるテーパ形状に形成されていてもよい。
また、前述の第5および第6実施形態では、アクティブ領域102にIGBTが形成された例について説明したが、IGBTの他、CMOS(Complementary MOS),BJT(Bipolar Junction Transistor),JFET(Junction Field Effect Transistor),コンデンサ、抵抗等の各種半導体素子および回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、LSI(Large Scale Integration)、SSI(Small Scale Integration)、MSI(Medium Scale Integration)、VLSI(Very Large Scale Integration)、ULSI(Ultra-Very Large Scale Integration)等の集積回路を構成していてもよい。
また、前述の第5および第6実施形態において、p+型コレクタ領域126、n-型ドレイン領域127、p型ベース領域140、n+型エミッタ領域142の各半導体領域の導電型を反転させた構成であってもよい。
また、第5および第6実施形態に係る半導体装置101,151は、図20に示すように、インバータ回路221に適用することができる。
図20は、第5および第6実施形態に係る半導体装置101,151が適用されるインバータ回路221を説明するための回路図である。
インバータ回路221が、図18に示すインバータ回路201と異なる点は、ハイサイドトランジスタ210H~212Hおよびローサイドトランジスタ210L~212Lに代えて、ハイサイドトランジスタ222H~224H(半導体装置101,151)およびローサイドトランジスタ222L~224L(半導体装置101,151)が接続されている点である。その他の構成は、図18に示すインバータ回路201と同様である。
図20に示すように、ハイサイドトランジスタ222H~224Hおよびローサイドトランジスタ222L~224Lのそれぞれは、ゲートパッド105とゲート電極138との間に介装された電流制限部139を有している(図13Bも併せて参照)。この電流制限部139により、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面の記載から抽出される特徴を以下に示す。
[A1]複数のMISゲート構造が配列されたアクティブ領域を有する半導体層と、前記半導体層上に配置された表面ゲートメタルであって、外部からの電力供給を受けるためのパッド部、および前記アクティブ領域の周囲に沿って延び、前記複数のMISゲート構造のゲートに電気的に接続された配線部を備え、前記パッド部と前記配線部とを少なくとも一部で分離するための除去領域が形成された表面ゲートメタルと、前記パッド部から前記除去領域を挟んで隣り合う前記配線部に引き回され、前記表面ゲートメタルよりも抵抗値の高い材料からなる引き回し配線とを含む、半導体装置。
ゲートパッドを備える半導体装置において、当該ゲートパッドに電圧が印加されると、突入電流(di/dt)が発生する問題が知られている。この突入電流は、ゲートパッドおよびゲートパッドに接続されたゲート金属配線の表面を流れる性質がある。そのため、ゲートパッドに近いゲート構造に突入電流が表面電流として流れ込み、その結果、ゲート構造が局所的にオンする虞がある。このような表面電流の発生は、複数のゲート構造間での印加電流のばらつきが生じるだけでなく、スイッチングオン動作時におけるスイッチング損失の原因の一つとなっている。
また、ゲート構造の周辺に形成されたゲートパッドおよびゲート金属配線には、通常、寄生インダクタンスや寄生容量によるLC共振回路が構成されるため、表面電流が流れると、ゲート構造のスイッチングがトリガとなって共振ノイズが発生する。その結果、スイッチングオン動作時におけるスイッチング損失が増加してしまう。
そのため、突入電流を効果的に制限することができ、スイッチング損失および共振ノイズの発生を低減できる半導体装置が望まれる。
A1に記載の半導体装置によれば、パッド部から配線部に電流が流れる際に引き回し配線を経由することになるので、表面電流による配線部への電流の流れ込みを制限できる。これにより、パッド部に近い位置におけるMISゲート構造のゲートに対して局所的に突入電流(di/dt)が流れ、当該MISゲート構造が局所的にオンすることを抑制できる。その結果、パッド部から遠い近いに係らず、複数のMISゲート構造間での印加電流のばらつきを抑制できる。また、MISゲート構造が局所的にオンすることを抑制できるので、MISゲート構造のスイッチングがトリガとなって共振ノイズが発生することを抑制できる。よって、スイッチングオン動作時において、共振ノイズを原因とするスイッチング損失を低減することができる。
[A2]前記除去領域は、前記パッド部を囲むように形成されている、A1に記載の半導体装置。
この半導体装置によれば、パッド部に近い位置で表面電流を制限できるので、パッド部近傍のMISゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。
[A3]前記配線部は、前記アクティブ領域を囲むように延びるライン状のゲートフィンガーを含む、A2に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーには、表面電流が制限された電流が流れることになるので、ゲートフィンガーの長手方向に沿って電流のばらつきを抑制できる。
[A4]前記配線部は、前記パッド部を囲む前記除去領域をさらに囲み、前記ゲートフィンガーと一体的に形成されたパッド周辺部を含む、A3に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーを介さないでMISゲート構造のゲートに流れ込む電流のばらつきを抑制できる。
[A5]前記複数のMISゲート構造は、前記半導体層の表面の法線方向から見た平面視においてストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のMISゲート構造を横切るように配置され、各前記MISゲート構造の長手方向両端部において当該MISゲート構造のゲートにコンタクトしている、A3またはA4に記載の半導体装置。
[A6]前記パッド部は、前記MISゲート構造のストライプ方向に沿う領域の途中部に形成されており、前記ゲートフィンガーは、前記パッド部から前記ストライプ方向に沿って両側に延び、さらに前記ストライプ状のMISゲート構造を横切るように形成されている、A5に記載の半導体装置。
この半導体装置によれば、ゲートフィンガーがパッド部から比較的に遠い位置でMISゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。
[A7]前記半導体層は、平面視四角形状に形成され、前記パッド部は、前記四角形状の半導体層の角部に形成されており、前記ゲートフィンガーは、前記パッド部と一体的に連なって形成され、前記MISゲート構造のストライプ方向に沿って延びるように配置された第1ゲートフィンガーと、前記パッド部と前記除去領域を介して分離され、前記パッド部から前記MISゲート構造を横切るように配置された第2ゲートフィンガーとを含む、A5に記載の半導体装置。
この半導体装置によれば、第1ゲートフィンガーは、パッド部から比較的に遠い位置でMISゲート構造のゲートとコンタクトしているので、これにより突入電流を制限することができる。一方、第2ゲートフィンガーは、パッド部から比較的に近い位置でMISゲート構造のゲートとコンタクトしているが、第2ゲートフィンガーは当該パッド部と分離して配置されている。しかも、第2ゲートフィンガーは、引き回し配線を介してパッド部と接続されるので、パッド部に突入電流が流れたとしても、当該突入電流を制限することができる。
[A8]前記除去領域は、前記パッド部の周囲の一部を選択的に囲んでいる、A2~A7のいずれか一つに記載の半導体装置。
[A9]前記除去領域は、前記パッド部の周囲を全周に亘って囲んでいる、A2~A7のいずれか一つに記載の半導体装置。
この半導体装置によれば、パッド部の周囲の全周に亘って表面電流を制限できる。これにより、パッド部近傍のMISゲート構造への局所的な電流の流れ込みを、効果的に抑制できる。
[A10]前記引き回し配線は、前記除去領域の下方部を経由して前記パッド部と前記配線部とを接続している、A1~A9のいずれか一つに記載の半導体装置。
この半導体装置によれば、MISゲート構造のゲートと同じ工程で引き回し配線を形成することができる。そのため、製造工程を簡略化することができる。したがって、この場合、前記引き回し配線は、前記MISゲート構造のゲートと同一材料で形成されていることが好ましい。
[A11]前記配線部は、Alを主成分として含む金属材料からなり、前記引き回し配線および前記MISゲート構造のゲートがポリシリコンからなる、A10に記載の半導体装置。
[A12]前記半導体層には、前記MISゲート構造を一部に含むIGBTが形成されている、A1~A11のいずれか一つに記載の半導体装置。
[A13]前記IGBTは、トレンチゲート型IGBTを含む、A12に記載の半導体装置。
[B1]トレンチが形成された半導体層と、前記トレンチの側方に形成され、前記トレンチの深さ方向にベース領域を挟んで互いに対向するエミッタ領域およびドレイン領域を有するFET構造と、前記トレンチを挟んで前記FET構造の反対側に形成されたフローティング領域と、同一の前記トレンチに設けられ、前記トレンチ内で互いに絶縁分離されたゲート接合部および前記エミッタ領域に電気的に接続されたエミッタ接合部とを含み、前記ゲート接合部および前記エミッタ接合部は、それぞれ、絶縁膜を介して前記FET構造および前記フローティング領域に対向している、半導体装置。
この構成によれば、トレンチとフローティング領域との接触による容量成分を、エミッタ接合部とフローティング領域との接合領域における容量成分(コレクタ-エミッタ接合部間の容量)にすることができる。これにより、ゲート接合部は、フローティング領域との接合による影響を受けない。したがって、フローティング領域とトレンチゲートとを接合させる従来の半導体装置よりも、スイッチング損失を低減することができる。一方、ゲート接合部が対向するFET構造のドレイン領域をコレクタ領域と共に接地すれば、スイッチング動作時に、ゲート接合部とドレイン領域との間の容量変化を安定に保つことができる。その結果、スイッチングノイズの発生を抑制することができる。
一方、本願発明者らは、互いに隣り合うトレンチゲートの間に複数のトレンチエミッタを形成し、当該トレンチエミッタとフローティング領域とを電気的に接合させる構造のIGBTを含む半導体装置(以下、「参考例に係る半導体装置」と言う。)を検討した。この構造では、トレンチゲートとフローティング領域との接合領域がないため、前述のスイッチング損失およびスイッチングノイズの問題の改善が見込める。しかしながら、参考例に係る半導体装置の場合、トレンチゲートとトレンチエミッタとの間の各領域にFET構造が形成される。したがって、トレンチゲートとトレンチエミッタがFET構造を介して互いに対向する。そのため、FET構造をトレンチゲートで挟み込むことによるキャリア蓄積効果が減少し、それに伴い、半導体層中のキャリア密度も減少する。その結果、ドレイン領域におけるドリフト抵抗が増加し、オン電圧が増大しやすい。
これに対して、本発明の構成によれば、絶縁膜およびFET構造を介してゲート接合部を互いに対向させることができるので、ゲート接合部によるキャリア蓄積効果を高めることができる。これにより、半導体層中のキャリア密度が増加するので、ドレイン領域におけるドリフト抵抗を減少させることができる。これにより、半導体装置のオン電圧を低減させることができる。
さらに、本発明の構成によれば、参考例に係る半導体装置と異なり、同一のトレンチ内にゲート接合部とエミッタ接合部とが形成されているので、トレンチゲートとトレンチエミッタとを形成する必要がない。したがって、形成されるべきFET構造の数が少なくて済む。つまり、FET構造を接続するためのコンタクト開口の数が少なくて済む。これにより、コンタクト開口率を小さくできるので、半導体装置の短絡耐量の低下を効果的に抑制することができる。
[B2]前記ゲート接合部および前記エミッタ接合部は、それぞれ、前記トレンチの長手方向に垂直な断面において、前記トレンチの一方および他方の側面に近接して形成されており、前記半導体装置は、当該ゲート接合部およびエミッタ接合部の間に介在した中央絶縁膜を含む、B1に記載の半導体装置。
[B3]前記ゲート接合部および前記エミッタ接合部は、それぞれ、他方の接合部との関係において相対的に近接する前記トレンチの側面に沿う膜状に形成されている、B2に記載の半導体装置。
[B4]前記半導体装置は、それぞれ前記半導体層に形成され、前記ゲート接合部に近接した前記トレンチの側面に連なるゲート用コンタクトトレンチと、前記エミッタ接合部に近接した前記トレンチの側面に連なるエミッタ用コンタクトトレンチとを含み、前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、前記トレンチよりも狭い幅で形成されている、B2またはB3に記載の半導体装置。
この構成によれば、トレンチの一方および他方の側面にそれぞれ各接合部が近接した構成を得るため、トレンチの内面に沿ってゲート接合部およびエミッタ接合部の電極材料を堆積させたときに、トレンチよりも狭い幅のゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチにおいて、その一方および他方の側面に堆積した電極材料同士をトレンチの内側で一体化することができる。その結果、ゲート用コンタクトトレンチおよびエミッタ用コンタクトトレンチを、それぞれ、当該電極材料によって完全に埋め戻すことができる。これにより、各コンタクトトレンチを深さ方向上方から見たときの電極材料の面積が少なくとも各コンタクトトレンチの径(幅)と同等になるので、容易にコンタクトをとることができる。
[B5]前記トレンチは、前記フローティング領域が配置された内方領域および前記FET構造が配置された外方領域を区画する環状に形成されており、前記ゲート用コンタクトトレンチは、前記環状のトレンチから前記外方領域に引き出されて形成されており、前記エミッタ用トレンチは、前記環状のトレンチから前記内方領域に引き出されて形成されている、B4に記載の半導体装置。
[B6]前記FET構造は、前記半導体層の表面の法線方向から見た平面視において、ストライプ状に複数形成されており、前記環状のトレンチは、隣り合う前記FET構造の間の領域に配置され、当該領域に配置された前記環状のトレンチの前記ゲート用コンタクトトレンチおよび前記エミッタ用コンタクトトレンチは、それぞれ、前記ストライプの長手方向における前記環状のトレンチの一端部から互いに反対向きに、外方および内方に引き出されており、前記半導体装置は、前記ストライプ状のFET構造が形成されたアクティブ領域の周囲において前記ゲート用コンタクトトレンチを横切るように形成され、前記ゲート接合部と電気的に接続されたゲートフィンガーと、前記ゲートフィンガーと間隔を空けて前記アクティブ領域の上方において前記エミッタ用コンタクトトレンチを覆うように形成され、前記エミッタ接合部と電気的に接続されたエミッタ電極とを含む、B5に記載の半導体装置。
[B7]前記フローティング領域は、前記トレンチの下方に回り込むように形成されている、B1~B6のいずれか一つに記載の半導体装置。
この構成によれば、トレンチの下方に回り込むようにフローティング領域が形成されているので、スイッチングオフ動作時にトレンチに負荷するコレクタ-エミッタ電圧を緩和することができる。そのため、急峻な電圧変化(dv/dt)に対してデバイスの破壊を抑制することができる。これにより、半導体装置の短絡耐量を保持することができる。また、ベース領域よりも深いフローティング領域によって短絡耐量を向上できる一方、ベース領域は浅くてもよいので、ベース領域の深さを適切に設計することによってチャネル長を短くしてオン電圧の上昇を抑制することもできる。
[B8]前記半導体装置は、前記半導体層において少なくとも前記フローティング領域に達するように形成された第2トレンチと、前記第2トレンチに絶縁膜を介して設けられ、前記エミッタ領域に電気的に接続された第2エミッタ接合部とをさらに含む、B1~B6のいずれか一つに記載の半導体装置。
[B9]前記フローティング領域は、前記ベース領域と同じ深さで形成され、前記第2トレンチは、前記フローティング領域を貫通するように形成されている、B8に記載の半導体装置。
[B10]前記第2トレンチは、前記トレンチと同じ幅で形成されており、前記第2エミッタ接合部は、前記第2トレンチ内で互いに絶縁分離された一対の接合部を含む、B8またはB9に記載の半導体装置。
この構成によれば、マスクのレイアウトを変更するだけで、トレンチを形成する工程と同一の工程で第2トレンチを形成することができる。しかも、第2トレンチはトレンチと同じ幅で形成されているので、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第2エミッタ接合部を形成することができる。その結果、製造工程が煩雑化することなく、第2トレンチおよび第2エミッタ接合部を形成することができる。
[B11]前記第2トレンチは、前記トレンチよりも狭い幅で形成されており、前記第2エミッタ接合部は、前記第2トレンチに一体物で埋め込まれている、B8またはB9に記載の半導体装置。
このような構成によっても、ゲート接合部およびエミッタ接合部を形成する工程と同一の工程で、第2エミッタ接合部を形成することができる。
[C1]表面および裏面を有する第1導電型の半導体層と、前記半導体層の前記裏面の表層部に形成された第2導電型のコレクタ領域と、外周面、内周面、ならびに、前記外周面および前記内周面を接続する底面をそれぞれ含み、前記外周面同士が互いに対向する態様で互いに間隔を空けて前記半導体層の前記表面に形成された複数の環状のトレンチと、各前記トレンチの内面に形成された絶縁膜と、各前記トレンチの前記外周面側に前記絶縁膜を挟んで埋設されたゲート接合部と、各前記トレンチの前記内周面側に前記ゲート接合部から離間して前記絶縁膜を挟んで埋設されたエミッタ接合部と、各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、前記半導体層の前記表面の表層部において互いに隣り合う複数の前記トレンチの前記外周面の間の領域に形成され、前記半導体層の厚さ方向に関して前記トレンチの中央部または前記トレンチの中央部に対して前記半導体層の前記表面側に位置する底部を有する第2導電型のベース領域と、前記ベース領域の表層部に形成された第1導電型のエミッタ領域と、前記半導体層の前記表面の表層部において各前記トレンチの前記内周面に取り囲まれた領域内に電気的に浮遊状態に形成され、前記半導体層の厚さ方向に関して前記トレンチの前記底面に対して前記半導体層の前記裏面側に位置する底部を有する第2導電型のフローティング領域と、前記半導体層の前記表面を選択的に被覆する層間絶縁膜と、前記層間絶縁膜の上に形成され、前記ゲート接合部に電気的に接続された表面ゲート電極と、前記層間絶縁膜の上に形成され、前記エミッタ接合部および前記エミッタ領域に電気的に接続された表面エミッタ電極と、を含む、半導体装置。
[C2]前記フローティング領域は、前記トレンチの前記底面を被覆している、C1に記載の半導体装置。
[C3]前記フローティング領域は、前記エミッタ接合部の下方に形成され、前記ゲート接合部の下方に形成されないように前記トレンチの前記底面を被覆している、C2に記載の半導体装置。
[C4]前記ゲート接合部は、前記エミッタ接合部および中央絶縁膜を介して前記フローティング領域から隔てられている、C1~C3のいずれか一つに記載の半導体装置。
[C5]複数の前記トレンチは、平面視において第1方向に沿って延びる長方形環状にそれぞれ形成され、前記第1方向に交差する第2方向に沿って間隔を空けて形成されている、C1~C4のいずれか一つに記載の半導体装置。
[C6]複数の前記トレンチは、前記第1方向に関して一方側の一端部および他方側の他端部をそれぞれ有し、前記表面ゲート電極は、各前記トレンチの前記一端部側の領域および前記他端部側の領域において前記ゲート接合部に電気的に接続されている、C5に記載の半導体装置。
[C7]前記表面ゲート電極は、前記層間絶縁膜の上に形成されたゲートパッド、および、前記ゲートパッドから前記層間絶縁膜の上に引き出され、前記ゲート接合部に電気的に接続されたゲートフィンガーを含む、C1~C6のいずれか一つに記載の半導体装置。
[C8]複数の前記トレンチは、平面視において前記ゲートパッドと重なる領域に形成された前記トレンチを含む、C7に記載の半導体装置。
[C9]前記ゲートフィンガーは、平面視において前記半導体層の内方領域を区画するように前記半導体層の周縁に沿って形成されており、複数の前記トレンチは、平面視において前記ゲートフィンガーによって区画された領域にそれぞれ形成されている、C7またはC8に記載の半導体装置。
[C10]前記層間絶縁膜は、前記エミッタ領域を露出させるコンタクトホールを有し、前記表面エミッタ電極は、前記コンタクトホールを介して前記エミッタ領域に電気的に接続されている、C1~C9のいずれか一つに記載の半導体装置。
[C11]前記半導体層の前記表面において前記エミッタ領域を露出させるように互いに隣り合う複数の前記トレンチの前記外周面の間の領域に形成されたコンタクト用トレンチをさらに含み、前記コンタクトホールは、前記コンタクト用トレンチに連通し、前記表面エミッタ電極は、前記コンタクトホールおよび前記コンタクト用トレンチを介して前記エミッタ領域に電気的に接続されている、C10に記載の半導体装置。
[C12]前記コンタクト用トレンチは、前記ベース領域の底部に対して前記半導体層の前記表面側に位置している、C11に記載の半導体装置。
[C13]前記ベース領域の表層部において前記コンタクト用トレンチに沿う領域に形成された第2導電型のベースコンタクト領域をさらに含む、C11またはC12に記載の半導体装置。
[C14]前記コンタクトホールに埋め込まれ、前記エミッタ領域に電気的に接続されたコンタクトエミッタ電極をさらに含み、前記表面エミッタ電極は、前記コンタクトエミッタ電極を介して前記エミッタ領域に電気的に接続されている、C11~C13のいずれか一つに記載の半導体装置。
[C15]前記表面エミッタ電極は、前記層間絶縁膜の上から前記コンタクトホールに入り込み、前記コンタクトエミッタ電極は、前記表面エミッタ電極において前記コンタクトホール内に位置する部分によって形成されている、C14に記載の半導体装置。
[C16]前記表面エミッタ電極は、アルミニウムを含む、C15に記載の半導体装置。
[C17]前記コンタクトエミッタ電極は、前記表面エミッタ電極とは異なる導電材料を含む、C14に記載の半導体装置。
[C18]前記表面エミッタ電極は、アルミニウムを含み、前記コンタクトエミッタ電極は、タングステンを含む、C17に記載の半導体装置。
[C19]前記半導体層の前記裏面の表層部に形成された第1導電型のバッファ領域をさらに含み、前記コレクタ領域は、前記バッファ領域において前記半導体層の前記裏面側の表層部に形成されている、C1~C18のいずれか一つに記載の半導体装置。
[C20]前記トレンチの幅は、1.5μm以上3.0μm以下である、C1~C19のいずれか一つに記載の半導体装置。
[D1]表面および裏面を有する第1導電型の半導体層と、前記裏面の表層部に形成された第1導電型のバッファ領域と、前記バッファ領域の前記裏面側の表層部に形成された第2導電型のコレクタ領域と、一方側の第1側面および他方側の第2側面をそれぞれ含み、断面視において前記第1側面同士が対向し、かつ、前記第2側面同士が対向する態様で間隔を空けて前記表面に形成され、1.5μm以上3.0μm以下の幅をそれぞれ有する複数のトレンチと、各前記トレンチの内面に形成された絶縁膜と、各前記トレンチの前記第1側面側に前記絶縁膜を挟んで埋設されたゲート接合部と、各前記トレンチの前記第2側面側に前記絶縁膜を挟んで埋設されたエミッタ接合部と、各前記トレンチ内において前記ゲート接合部および前記エミッタ接合部の間に介在する中央絶縁膜と、各前記トレンチの前記第1側面側から内方に向かうに従って徐々に深くなるように前記表面の表層部において複数の前記トレンチの前記第1側面の間の領域に形成され、前記絶縁膜を挟んで前記ゲート接合部に対向する第2導電型のベース領域と、各前記トレンチの前記第1側面側から前記ベース領域の内方に向かうに従って徐々に浅くなるように前記ベース領域の表層部において各前記トレンチの前記第1側面に沿う領域に形成され、前記絶縁膜を挟んで前記ゲート接合部に対向する第1導電型のエミッタ領域と、前記表面の表層部において複数の前記トレンチの前記第2側面の間の領域に形成された第2導電型のフローティング領域と、を含み、各前記トレンチの前記第1側面側における前記ベース領域の底部および前記エミッタ領域の底部の間の距離は、各前記ベース領域の内方における前記ベース領域の底部および前記エミッタ領域の底部の間の距離よりも小さい、半導体装置。
[D2]前記フローティング領域は、前記トレンチの底面を被覆している、D1に記載の半導体装置。
[D3]前記フローティング領域は、前記エミッタ接合部の下方に形成され、前記ゲート接合部の下方に形成されないように前記トレンチの前記底面を被覆している、D2に記載の半導体装置。
[D4]前記ゲート接合部は、前記エミッタ接合部および前記中央絶縁膜を介して前記フローティング領域から隔てられている、D1~D3のいずれか一つに記載の半導体装置。
[D5]複数の前記トレンチは、平面視において一方方向にそれぞれ延びている、D1~D4のいずれか一つに記載の半導体装置。
[D6]前記表面を被覆する層間絶縁膜と、前記層間絶縁膜を貫通して前記ゲート接合部に電気的に接続された表面ゲート電極と、前記層間絶縁膜を貫通して前記エミッタ接合部および前記エミッタ領域に電気的に接続された表面エミッタ電極と、をさらに含む、D1~D5のいずれか一つに記載の半導体装置。
[D7]前記表面ゲート電極は、各前記トレンチの端部側の領域において前記ゲート接合部に電気的に接続されている、D6に記載の半導体装置。
[D8]前記表面ゲート電極は、前記層間絶縁膜の上に形成されたゲートパッド、および、前記ゲートパッドから前記層間絶縁膜の上に引き出されたゲートフィンガーを含む、D6またはD7に記載の半導体装置。
[D9]前記ゲートフィンガーは、平面視において前記半導体層の内方領域を区画するように前記半導体層の周縁に沿って形成されており、複数の前記トレンチは、平面視において前記ゲートフィンガーによって区画された領域にそれぞれ形成されている、D8に記載の半導体装置。
[D10]前記ゲートフィンガーは、平面視において前記半導体層の周縁に沿って環状に形成されている、D9に記載の半導体装置。
[D11]前記層間絶縁膜は、前記エミッタ領域を露出させるコンタクトホールを有し、前記表面エミッタ電極は、前記コンタクトホールを介して前記エミッタ領域に電気的に接続されている、D6~D10のいずれか一つに記載の半導体装置。
[D12]前記表面において複数の前記トレンチの前記第1側面の間の領域に形成され、前記エミッタ領域を露出させるコンタクト用トレンチをさらに含み、前記コンタクトホールは、前記コンタクト用トレンチに連通し、前記表面エミッタ電極は、前記コンタクトホールおよび前記コンタクト用トレンチを介して前記エミッタ領域に電気的に接続されている、D11に記載の半導体装置。
[D13]前記コンタクト用トレンチは、前記ベース領域の底部に対して前記表面側に位置している、D12に記載の半導体装置。
[D14]前記コンタクト用トレンチの底部は、前記ベース領域の底部および前記エミッタ領域の底部の間の領域に位置している、D12またはD13に記載の半導体装置。
[D15]前記ベース領域の表層部において前記コンタクト用トレンチに沿う領域に形成された第2導電型のベースコンタクト領域をさらに含む、D12~D14のいずれか一つに記載の半導体装置。
[D16]前記ベースコンタクト領域は、前記コンタクト用トレンチの底部を被覆し、前記表面エミッタ電極は、前記コンタクト用トレンチの側面において前記エミッタ領域に電気的に接続され、かつ、前記コンタクト用トレンチの底部において前記ベースコンタクト領域に電気的に接続されている、D15に記載の半導体装置。
[D17]前記ベースコンタクト領域は、前記コンタクト用トレンチの側面から前記ベース領域が露出するように前記エミッタ領域の底部から前記コンタクト用トレンチの底部側に間隔を空けて前記コンタクト用トレンチの底部を被覆し、前記表面エミッタ電極は、前記コンタクト用トレンチの側面において前記エミッタ領域および前記ベース領域に電気的に接続されている、D16に記載の半導体装置。
[D18]前記ベースコンタクト領域は、前記半導体層の厚さ方向に前記ベース領域の一部を挟んで前記エミッタ領域に対向するように前記コンタクト用トレンチの底部を被覆する部分から前記半導体層の前記表面に沿う方向に張り出している、D16またはD17に記載の半導体装置。
[D19]前記表面エミッタ電極は、アルミニウムを含む、D6~D18のいずれか一つに記載の半導体装置。
[E1]アクティブ領域を有する半導体層と、前記アクティブ領域に配列された複数のゲート構造と、前記半導体層の上に配置され、外部から制御信号が付与されるパッド部、前記半導体層の上に引き回され、複数の前記ゲート構造に電気的に接続された配線部、および、前記配線部の少なくとも一部を前記パッド部から分離する除去領域を含む表面ゲート電極と、前記表面ゲート電極よりも高い抵抗値を有し、前記半導体層の上において前記半導体層の表面に沿う方向に前記パッド部に対向するように前記パッド部から間隔を空けて前記パッド部と同じ高さ位置に配置され、平面視において前記除去領域を横切って前記パッド部および前記配線部に電気的に接続された接続配線と、を含む、半導体装置。
[E2]前記除去領域は、平面視において前記パッド部に沿って延びる部分を有している、E1に記載の半導体装置。
[E3]前記配線部は、平面視において前記アクティブ領域に複数方向から対向する部分を有している、E1またはE2に記載の半導体装置。
[E4]前記配線部は、平面視において前記パッド部に複数方向から対向する部分を有している、E1~E3のいずれか一つに記載の半導体装置。
[E5]複数の前記ゲート構造は、平面視においてストライプ状に配列されており、前記配線部は、複数の前記ゲート構造の長手方向の端部に電気的に接続された部分を含む、E1~E4のいずれか一つに記載の半導体装置。
[E6]前記パッド部は、平面視において複数の前記ゲート構造の前記長手方向の途中部に対向する位置に配置され、前記配線部は、平面視において、前記長手方向に延びる部分、および、前記長手方向の交差方向に延び、複数の前記ゲート構造の前記端部に電気的に接続された部分を含む、E5に記載の半導体装置。
[E7]前記パッド部は、平面視において前記半導体層の角部に配置され、前記配線部は、平面視において、前記長手方向に延びる部分、および、前記長手方向の交差方向に延び、複数の前記ゲート構造の前記端部に電気的に接続された部分を含む、E5に記載の半導体装置。
[E8]前記除去領域は、平面視において前記パッド部に複数方向から対向している、E1~E7のいずれか一つに記載の半導体装置。
[E9]前記除去領域は、平面視において前記パッド部を取り囲んでいる、E1~E8のいずれか一つに記載の半導体装置。
[E10]前記接続配線は、前記半導体層および前記表面ゲート電極の間の範囲に配置され、前記除去領域の下方部を経由して前記パッド部および前記配線部に電気的に接続されている、E1~E9のいずれか一つに記載の半導体装置。
[E11]前記パッド部は、アルミニウムを含み、前記接続配線は、ポリシリコンを含む、E1~E10のいずれか一つに記載の半導体装置。
[E12]前記配線部は、アルミニウムを含む、E1~E11のいずれか一つに記載の半導体装置。
[E13]前記ゲート構造は、ポリシリコンを含む、E1~E12のいずれか一つに記載の半導体装置。
[E14]前記アクティブ領域に形成され、複数の前記ゲート構造を有するIGBTをさらに含む、E1~E13のいずれか一つに記載の半導体装置。
[E15]複数の前記ゲート構造は、トレンチゲート構造からそれぞれなる、E1~E14のいずれか一つに記載の半導体装置。
[E16]前記半導体層の上に形成された絶縁膜をさらに含み、前記パッド部は、前記絶縁膜の上に配置され、前記接続配線は、前記絶縁膜の表面に沿う方向に前記パッド部に対向するように前記パッド部から間隔を空けて前記絶縁膜の上に配置されている、E1~E15のいずれか一つに記載の半導体装置。
[E17]前記絶縁膜の上に形成された層間絶縁膜をさらに含み、前記パッド部は、前記絶縁膜の上から前記層間絶縁膜の上に引き出された部分を含み、前記接続配線は、前記層間絶縁膜によって被覆されている、E16に記載の半導体装置。
[E18]前記接続配線は、前記層間絶縁膜を挟んで前記パッド部に対向する部分を含む、E17に記載の半導体装置。