CN112204750B - 半导体装置 - Google Patents

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Abstract

半导体装置包括：第一导电型的半导体层，其包括一侧的第一主面及另一侧的第二主面；IGBT区域，其包括FET构造和第二导电型的集电极区域，该FET构造包括形成于上述第一主面的表层部的第二导电型的主体区域、形成于上述主体区域的表层部的第一导电型的发射极区域、经由栅极绝缘层而与上述主体区域及上述发射极区域对置的栅极电极，该第二导电型的集电极区域形成于上述第二主面的表层部；二极管区域，其包括形成于上述第一主面的表层部的第二导电型的第一杂质区域和形成于上述第二主面的表层部的第一导电型的第二杂质区域；边界区域，其包括在上述IGBT区域以及上述二极管区域之间的区域形成于上述第一主面的表层部的第二导电型的阱区域；以及第一主面电极，其在上述第一主面上与上述发射极区域、上述第一杂质区域及上述阱区域电连接。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1公开了作为半导体装置的一例的RC－IGBT(Reverse Conducting-Insulated GateBipolar Transistor，逆导型绝缘栅双极晶体管)。RC－IGBT包括植入通用的半导体层的IGBT以及二极管。
现有技术文献
专利文献
专利文献1：日本特开2010－118642号公报
发明内容
发明所要解决的课题
在现有的半导体装置中，在二极管的反向恢复动作时，载流子滞留在半导体层中的IGBT区域以及二极管区域之间的边界区域。因此，反向恢复电流的増加所引起的反向恢复损失増大。
本发明的一个实施方式提供能够实现反向恢复损失的降低的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，其包括：第一导电型的半导体层，其包括一侧的第一主面及另一侧的第二主面；IGBT区域，其包括FET构造和第二导电型的集电极区域，该FET构造包括形成于上述第一主面的表层部的第二导电型的主体区域、形成于上述主体区域的表层部的第一导电型的发射极区域、经由栅极绝缘层而与上述主体区域及上述发射极区域对置的栅极电极，该第二导电型的集电极区域形成于上述第二主面的表层部；二极管区域，其包括形成于上述第一主面的表层部的第二导电型的第一杂质区域和形成于上述第二主面的表层部的第一导电型的第二杂质区域；边界区域，其包括在上述IGBT区域及上述二极管区域之间的区域形成于上述第一主面的表层部的第二导电型的阱区域；以及第一主面电极，其在上述第一主面上与上述发射极区域、上述第一杂质区域及上述阱区域电连接。
根据该半导体装置，能够利用阱区域将在二极管的反向恢复动作时存在于边界区域的载流子迅速地排出。由此，能够抑制边界区域的载流子的滞留，从而能够抑制反向恢复电流。其结果，能够实现反向恢复损失的降低。
本发明中的上述的或者其它目的、特征以及效果根据参照附图进行的以下叙述的实施方式的说明可清楚。
附图说明
图1是表示本发明的第一实施方式的半导体装置的俯视图。
图2是图1所示的区域II的放大图。
图3是图2所示的区域III的放大图。
图4是图3所示的区域IV的放大图。
图5是图3所示的区域V的放大图。
图6是图3所示的区域VI的放大图。
图7是沿图3所示的VII-VII线的剖视图。
图8是沿图4所示的VIII-VIII线的剖视图。
图9是沿图5所示的IX-IX线的剖视图。
图10是沿图6所示的X-X线的剖视图。
图11是沿图4所示的XI-XI线的剖视图。
图12是沿图5所示的XII-XII线的剖视图。
图13是沿图6所示的XIII-XIII线的剖视图。
图14是图1所示的区域XIV的放大图。
图15是表示图14所示的区域的电气的构造的电路图。
图16是沿图14所示的XVI-XVI线的剖视图。
图17是沿图14所示的XVII-XVII线的剖视图。
图18是图1所示的区域XVIII的放大图。
图19是沿图18所示的XIX-XIX线的剖视图。
图20是通过模拟来调查pn接合二极管的正向特性的图表。
图21A是通过模拟来调查参考例的半导体装置的空穴密度的图。
图21B是通过模拟来调查参考例的半导体装置的空穴电流密度的图。
图22A是通过模拟来调查图1所示的半导体装置的空穴密度的图。
图22B是通过模拟来调查图1所示的半导体装置的空穴电流密度的图。
图23是通过模拟来调查pn接合二极管的反向恢复特性的图表。
图24A是通过模拟来调查参考例的半导体装置的空穴电流密度的图。
图24B是通过模拟来调查参考例的半导体装置的空穴电流密度的图。
图24C是通过模拟来调查参考例的半导体装置的空穴电流密度的图。
图25A是通过模拟来调查图1所示的半导体装置的空穴电流密度的图。
图25B是通过模拟来调查图1所示的半导体装置的空穴电流密度的图。
图25C是通过模拟来调查图1所示的半导体装置的空穴电流密度的图。
图26是与图9对应的部分的剖视图，是表示本发明的第二实施方式的半导体装置的剖视图。
图27是与图9对应的部分的剖视图，是表示本发明的第三实施方式的半导体装置的剖视图。
图28是与图7对应的部分的剖视图，是表示本发明的第四实施方式的半导体装置的剖视图。
图29是与图7对应的部分的剖视图，是表示本发明的第五实施方式的半导体装置的剖视图。
图30是与图10对应的部分的剖视图，是表示本发明的第六实施方式的半导体装置的剖视图。
图31是与图7对应的部分的剖视图，是表示本发明的第七实施方式的半导体装置的剖视图。
图32是与图7对应的部分的剖视图，是表示本发明的第八实施方式的半导体装置的剖视图。
图33是与图7对应的部分的剖视图，是表示本发明的第九实施方式的半导体装置的剖视图。
图34是与图9对应的部分的剖视图，是表示本发明的第十实施方式的半导体装置的剖视图。
图35是与图9对应的部分的剖视图，是表示本发明的第十一实施方式的半导体装置的剖视图。
图36是与图2对应的部分的俯视图，是表示本发明的第十二实施方式的半导体装置的俯视图。
图37是与图9对应的部分的剖视图，是用于说明图36所示的半导体装置的构造的剖视图。
图38是通过模拟来调查pn接合二极管的反向恢复特性的图表。
图39A是通过模拟来调查将重叠宽度W设为0μm的情况的空穴电流密度的图。
图39B是通过模拟来调查将重叠宽度W设为100μm的情况的空穴电流密度的图。
图39C是通过模拟来调查将重叠宽度W设为150μm的情况的空穴电流密度的图。
图40是与图2对应的部分的俯视图，本发明的第十三实施方式的半导体装置的俯视图。
图41是与图9对应的部分的剖视图，是用于说明图40所示的半导体装置的构造的剖视图。
图42是表示半导体装置所组装的半导体模块的一个方式例的立体图。
图43是表示图42所示的半导体模块的电气的构造的电路图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的俯视图。图2是图1所示的区域II的放大图。图3是图2所示的区域III的放大图。图4是图3所示的区域IV的放大图。图5是图3所示的区域V的放大图。图6是图3所示的区域VI的放大图。
半导体装置1是具有一体地具备IGBT以及二极管的RC－IGBT(ReverseConducting-Insulated GateBipolar Transistor，逆导型绝缘栅双极晶体管)的电子部件。
参照图1～图6，半导体装置1包括芯片状的半导体层2。半导体层2具有一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3及第二主面4的侧面5A、5B、5C、5D。
第一主面3以及第二主面4在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)下形成为四边形状。侧面5A以及侧面5C沿第一方向X延伸，在与第一方向X交叉的第二方向Y上对置。侧面5B以及侧面5D沿第二方向Y延伸，在第一方向X上对置。更具体而言，第二方向Y与第一方向X正交。
半导体装置1包括形成于半导体层2的有源区域6以及外侧区域7。有源区域6以及外侧区域7形成于第一主面3。有源区域6是包括RC－IGBT的区域。
有源区域6在俯视时从半导体层2的侧面5A～5D向内方区域空出间隔地形成于半导体层2的中央部。有源区域6也可以在俯视时形成为具有与侧面5A～5D平行的四边的四边形状。
外侧区域7是有源区域6外的区域。外侧区域7在俯视时沿有源区域6的周缘以帯状延伸。更具体而言，外侧区域7在俯视时形成为包围有源区域6的无端状(四边环状)。
有源区域6包括IGBT区域8、二极管区域9、边界区域10以及传感器区域11。IGBT区域8是包括IGBT的区域。二极管区域9是包括二极管的区域。边界区域10是IGBT区域8以及二极管区域9之间的区域。传感器区域11是包括感温器件的区域。
IGBT区域8在第一方向X以及第二方向Y上空出间隔地形成有多个。在该方式中，多个IGBT区域8在俯视时排列成行列状。二极管区域9在第一方向X以及第二方向Y上空出间隔地形成有多个。在该方式中，多个二极管区域9在俯视时排列成行列状。更具体而言，多个二极管区域9分别形成于在第一方向X上相邻的两个IGBT区域8之间的区域。
边界区域10介于IGBT区域8以及二极管区域9之间的区域。边界区域10沿第一方向X以及第二方向Y空出间隔地形成有多个。在该方式中，多个边界区域10在俯视时排列成行列状。
有源区域6包括RC－IGBT排列12(器件区域)。RC－IGBT排列12包括沿第一方向X排列的IGBT区域8、二极管区域9以及边界区域10。更具体而言，RC－IGBT排列12具有环形排列，该环形排列重复地包括沿第一方向X排列成一列的IGBT区域8、边界区域10、二极管区域9、边界区域10、IGBT区域8、边界区域10、二极管区域9……。
有源区域6包括在第二方向Y上空出间隔地形成的多个(在该方式中为六个)RC－IGBT排列12。RC－IGBT排列12具有位于侧面5B侧的起点以及位于侧面5D侧的终点。
在该方式中，RC－IGBT排列12的起点由IGBT区域8形成。RC－IGBT排列12的起点不限定于IGBT区域8。RC－IGBT排列12的起点也可以是二极管区域9或者边界区域10。在该方式中，RC－IGBT排列12的终点由IGBT区域8形成。RC－IGBT排列12的终点不限定于IGBT区域8。RC－IGBT排列12的终点也可以是二极管区域9或者边界区域10。
IGBT区域8的宽度WI也可以是10μm以上且1000μm以下。宽度WI是IGBT区域8的第一方向X的宽度。宽度WI也可以是10μm以上且100μm以下、100μm以上且200μm以下、200μm以上且300μm以下、300μm以上且400μm以下、400μm以上且500μm以下、500μm以上且600μm以下、600μm以上且700μm以下、700μm以上且800μm以下、800μm以上且900μm以下、或者900μm以上且1000μm以下。
二极管区域9的宽度WD也可以是10μm以上且1000μm以下。宽度WD是二极管区域9的第一方向X的宽度。宽度WD也可以是10μm以上且100μm以下、100μm以上且200μm以下、200μm以上且300μm以下、300μm以上且400μm以下、400μm以上且500μm以下、500μm以上且600μm以下、600μm以上且700μm以下、700μm以上且800μm以下、800μm以上且900μm以下、或者900μm以上且1000μm以下。宽度WD优选为100μm以上。宽度WD进一步优选为200μm以上。
边界区域10的宽度WB也可以是1μm以上且100μm以下。宽度WB是边界区域10的第一方向X的宽度。宽度WB也可以是1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、40μm以上且50μm以下、50μm以上且60μm以下、60μm以上且70μm以下、70μm以上且80μm以下、80μm以上且90μm以下、或者90μm以上且100μm以下。
传感器区域11形成于在第二方向Y上相邻的两个RC－IGBT排列12之间的区域。在该方式中，传感器区域11形成于有源区域6的中央部。也就是，感温器件在有源区域6的中央部形成于相邻的两个RC－IGBT排列12之间的区域。有源区域6的中央部的温度容易上升。通过在有源区域6的中央部配置感温器件，能够适当地检测有源区域6的温度。
半导体装置1包括在有源区域6形成于第一主面3之上的发射极端子电极13(参照图1的虚线部)。发射极端子电极13向有源区域6(IGBT区域8)传递发射极信号。发射极信号也可以是基准电压(例如接地电压)。
在外侧区域7中且在第一主面3之上形成有多个(在该方式中为五个)端子电极14、15、16、17、18。多个端子电极14～18在俯视时分别配置在侧面5D侧的区域。多个端子电极14～18沿侧面5D空出间隔地配置。多个端子电极14～18在俯视时形成为四边形状。
多个端子电极14～18包括栅极端子电极14、第一感测端子电极15、第二感测端子电极16、电流检测端子电极17以及开放端子电极18。栅极端子电极14向有源区域6(IGBT区域8)传递栅极信号。第一感测端子电极15以及第二感测端子电极16向传感器区域11(感温器件)传递电信号。电流检测端子电极17是检测有源区域6的电流并用于向外部输出的电极。开放端子电极18以电浮遊状态形成。
栅极端子电极14、第一感测端子电极15、第二感测端子电极16、电流检测端子电极17以及开放端子电极18的配置是任意的。在该方式中，开放端子电极18、电流检测端子电极17、栅极端子电极14、第一感测端子电极15以及第二感测端子电极16从侧面5A侧朝向侧面5C侧以该顺序配置。
在栅极端子电极14电连接有栅极配线19。栅极配线19也称为栅极指。栅极配线19从外侧区域7朝向有源区域6延伸。栅极配线19将施加于栅极端子电极14的栅极信号传递至有源区域6(IGBT区域8)。
更具体而言，栅极配线19包括位于外侧区域7的第一区域19a以及位于有源区域6的第二区域19b。第一区域19a与栅极端子电极14电连接。在该方式中，第一区域19a选择性地迂回于外侧区域7的侧面5D侧的区域。
第二区域19b在有源区域6形成有多个(在该方式中为五个)。多个第二区域19b沿第一方向X以帯状延伸，在第二方向Y上空出间隔地形成。多个第二区域19b分别形成于相邻的两个RC－IGBT排列12之间的区域。
多个第二区域19b从外侧区域7的侧面5D侧的区域朝向侧面5B侧的区域延伸。多个第二区域19b也可以横穿有源区域6以及外侧区域7的边界。多个第二区域19b在外侧区域7与第一区域19a相连。
施加于栅极端子电极14的栅极信号经由第一区域19a传递至第二区域19b。由此，经由第二区域19b向有源区域6(IGBT区域8)传递栅极信号。
在第一感测端子电极15电连接有第一感测配线20。第一感测配线20从外侧区域7朝向传感器区域11延伸。第一感测配线20将施加于第一感测端子电极15的电信号传递至传感器区域11。
更具体而言，第一感测配线20包括位于外侧区域7的第一区域20a以及位于有源区域6的第二区域20b。第一区域20a与第一感测端子电极15电连接。在该方式中，第一区域20a选择性地迂回于外侧区域7的侧面5D侧的区域。
第二区域20b形成于形成有传感器区域11的相邻的两个RC－IGBT排列12之间的区域。第二区域20b从外侧区域7朝向传感器区域11沿第一方向X以帯状延伸。第二区域20b在传感器区域11与感温器件电连接。第二区域20b在外侧区域7与第一区域20a相连。
施加于第一感测端子电极15的电信号经由第一区域20a传递至第二区域21b。由此，经由第二区域21b向传感器区域11传递电信号。
在第二感测端子电极16电连接有第二感测配线21。第二感测配线21从外侧区域7朝向传感器区域11延伸。第二感测配线21将施加于第二感测端子电极16的电信号传递至传感器区域11。
更具体而言，第二感测配线21包括位于外侧区域7的第一区域21a以及位于有源区域6的第二区域21b。第一区域21a与第二感测端子电极16电连接。在该方式中，第一区域21a选择地迂回于外侧区域7的侧面5D侧的区域。
第二区域21b形成于形成有传感器区域11的相邻的两个RC－IGBT排列12之间的区域。第二区域21b从外侧区域7朝向传感器区域11沿第一方向X以帯状延伸。第二区域21b在传感器区域11与感温器件电连接。第二区域21b在外侧区域7与第一区域21a相连。
施加于第二感测端子电极16的电信号经由第一区域21a传递至第二区域21b。由此，经由第二区域21b向传感器区域11传递电信号。
在形成有传感器区域11的相邻的两个RC－IGBT排列12之间的区域，形成有栅极配线19、第一感测配线20以及第二感测配线21。栅极配线19、第一感测配线20以及第二感测配线21在相邻的两个RC－IGBT排列12之间的区域平行地延伸。
根据这样的构造，在包含传感器区域11的有源区域6，能够实现配线形成面积的降低。也就是，通过配线形成面积的降低，能够实现有源区域6的扩张。
图7是沿图3所示的VII-VII线的剖视图。图8是沿图4所示的VIII-VIII线的剖视图。图9是沿图5所示的IX-IX线的剖视图。图10是沿图6所示的X-X线的剖视图。
图11是沿图4所示的XI-XI线的剖视图。图12是沿图5所示的XII-XII线的剖视图。图13是沿图6所示的XIII-XIII线的剖视图。以下，根据需要也参照图1～图6。
参照图7～图13，半导体层2具有包括n－型的半导体基板31的单层构造。半导体基板31也可以是经由FZ(Floating Zone)法而形成的硅制的FZ基板。半导体基板31形成为漂移层。
半导体基板31的n型杂质浓度也可以为4×1013cm-3以上且2×1014cm-3以下。半导体基板31的厚度也可以为50μm以上且200μm以下。半导体基板31的厚度也可以为50μm以上且100μm以下、100μm以上且150μm以下、或者150μm以上且200μm以下。
半导体装置1包括形成于第二主面4之上的集电极端子电极32。集电极端子电极32与第二主面4电连接。集电极端子电极32在与第二主面4之间形成欧姆接触。集电极端子电极32向有源区域6传递集电极信号。
半导体装置1包括形成于第二主面4的表层部的n型的缓冲层33。缓冲层33也可以形成于第二主面4的表层部的整个区域。缓冲层33的n型杂质浓度超过半导体基板31的n型杂质浓度。缓冲层33的n型杂质浓度也可以为1×1015cm-3以上且1×1017cm-3以下。
缓冲层33的厚度也可以为0.5μm以上且30μm以下。缓冲层33的厚度也可以为0.5μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且25μm以下、或者25μm以上且30μm以下。
参照图3、图4、图7以及图8，各IGBT区域8包括形成于第二主面4的表层部的p型的集电极区域34。更具体而言，集电极区域34在缓冲层33形成于第二主面4侧的表层部。集电极区域34从第二主面4露出。集电极区域34在与集电极端子电极32之间形成欧姆接触。集电极区域34的p型杂质浓度也可以为1×1015cm-3以上且1×1018cm-3以下。
各IGBT区域8包括形成于第一主面3的FET构造35。在该方式中，各IGBT区域8包括沟槽栅极型的FET构造35。FET构造35包括形成于第一主面3的沟槽栅极构造36。在图3以及图4中，由影线示出沟槽栅极构造36。
在该方式中，多个沟槽栅极构造36在IGBT区域8在第一方向X上空出间隔地形成。多个沟槽栅极构造36在俯视时分别形成为沿第二方向Y延伸的帯状。多个沟槽栅极构造36整体形成为条纹状。各沟槽栅极构造36在第二方向Y上具有一侧的一端部以及另一侧的另一端部。
在第一方向X上相邻的两个沟槽栅极构造36之间的距离也可以为1μm以上且8μm以下。沟槽栅极构造36之间的距离也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、或者7μm以上且8μm以下。
FET构造35包括形成于第一主面3的第一外侧沟槽栅极构造37以及第二外侧沟槽栅极构造38。第一外侧沟槽栅极构造37沿第一方向X延伸。第一外侧沟槽栅极构造37与各沟槽栅极构造36的一端部连接。第二外侧沟槽栅极构造38沿第一方向X延伸。第二外侧沟槽栅极构造38与各沟槽栅极构造36的另一端部连接。
第一外侧沟槽栅极构造37以及第二外侧沟槽栅极构造38在多个沟槽栅极构造36之间形成一个沟槽栅极构造。第一外侧沟槽栅极构造37以及第二外侧沟槽栅极构造38除了延伸的方向不同这点以外，具有与沟槽栅极构造36相同的构造。以下，对沟槽栅极构造36进行说明，省略对第一外侧沟槽栅极构造37的构造以及第二外侧沟槽栅极构造38的说明。
参照图8，各沟槽栅极构造36包括栅极沟槽39、栅极绝缘层40以及栅极电极41。栅极沟槽39形成于第一主面3。栅极沟槽39包括侧壁以及底壁。栅极沟槽39的侧壁也可以与第一主面3垂直地形成。
栅极沟槽39的侧壁也可以从第一主面3朝向底壁向下倾斜。也就是，栅极沟槽39也可以形成为开口面积比底面积大的锥形形状。栅极沟槽39的底壁也可以与第一主面3平行地形成。栅极沟槽39的底壁也可以形成为朝向第二主面4的弯曲状。
栅极沟槽39包括开口边缘部以及底壁边缘部。栅极沟槽39的开口边缘部连接栅极沟槽39的侧壁以及第一主面3。栅极沟槽39的底壁边缘部连接栅极沟槽39的侧壁以及底壁。
栅极沟槽39的开口边缘部具有从第一主面3朝向栅极沟槽39的侧壁向下倾斜的倾斜部。栅极沟槽39的开口边缘部形成为朝向第二主面4凹陷的弯曲状。由此，在栅极沟槽39的开口侧，形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。
栅极沟槽39的开口边缘部也可以形成为朝向栅极沟槽39的内方的弯曲状。栅极沟槽39的底壁边缘部也可以形成为朝向第二主面4的弯曲状。
栅极沟槽39的深度也可以为3μm以上且7μm以下。栅极沟槽39的深度也可以为3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。
栅极沟槽39的宽度也可以为0.5μm以上且3μm以下。栅极沟槽39的宽度为栅极沟槽39的第一方向X的宽度。栅极沟槽39的宽度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。
栅极绝缘层40沿栅极沟槽39的内壁形成为膜状。栅极绝缘层40在栅极沟槽39内划分凹槽空间。栅极绝缘层40包括氧化硅层。栅极绝缘层40也可以包括氮化硅层来代替氧化硅层、或者除氧化硅层以外还包括氮化硅层。
栅极绝缘层40包括第一区域40a、第二区域40b以及第三区域40c。第一区域40a包覆栅极沟槽39的侧壁。第二区域40b包覆栅极沟槽39的底壁。第三区域40c包覆栅极沟槽39的开口边缘部。
第二区域20b的厚度也可以为第一区域40a的厚度以上。第二区域40b的厚度也可以超过第一区域40a的厚度。第三区域40c的厚度也可以为第一区域40a的厚度以上。第三区域40c的厚度也可以超过第一区域40a的厚度。
第三区域40c包括在栅极沟槽39的开口边缘部朝向栅极沟槽39的内方鼓出的鼓出部。第三区域40c以朝向栅极沟槽39的内方的弯曲状伸出。第三区域40c在栅极沟槽39的开口边缘部使栅极沟槽39的开口变窄。当然，也可以在栅极沟槽39的内壁形成具有均匀的厚度的栅极绝缘层40。
栅极电极41隔着栅极绝缘层40埋入于栅极沟槽39。更具体而言，栅极电极41在栅极沟槽39埋入于由栅极绝缘层40划分出的凹槽空间。栅极电极41由栅极信号控制。
栅极电极41在剖面观察时形成为沿法线方向Z延伸的壁状。栅极电极41具有位于栅极沟槽39的开口侧的上端部。栅极电极41的上端部相对于第一主面3位于栅极沟槽39的底壁侧。
栅极电极41的上端部具有沿栅极绝缘层40的第三区域40c收缩的收缩部。在栅极电极41的上端部，形成有朝向栅极沟槽39的底壁的凹陷部。栅极电极41的上端部的凹陷部形成为朝向栅极沟槽39的底壁的尖细形状。
FET构造35包括形成于第一主面3的表层部的p型的主体区域45。主体区域45的p型杂质浓度也可以为1×1017cm-3以上且1×1018cm-3以下。在该方式中，多个主体区域45分别形成于沟槽栅极构造36的两侧。
主体区域45在俯视时形成为沿沟槽栅极构造36延伸的帯状。主体区域45从栅极沟槽39的侧壁露出。主体区域45的底部在法线方向Z上位于第一主面3以及栅极沟槽39的底壁之间的深度位置。
FET构造35包括形成于主体区域45的表层部的n+型的发射极区域46。发射极区域46的n型杂质浓度超过半导体层2的n型杂质浓度。发射极区域46的n型杂质浓度也可以为1×1019cm-3以上且1×1020cm-3以下。
在该方式中，多个发射极区域46分别形成于沟槽栅极构造36的两侧。发射极区域46在俯视时形成为沿沟槽栅极构造36延伸的帯状。发射极区域46从第一主面3露出。发射极区域46从栅极沟槽39的侧壁露出。发射极区域46的底部在法线方向Z上形成于栅极电极41的上端部以及主体区域45的底部之间的深度位置。
在该方式中，FET构造35包括在半导体层2相对于主体区域45形成于第二主面4侧的区域的n+型的载流子储存区域47。载流子储存区域47的n型杂质浓度超过半导体层2的n型杂质浓度。载流子储存区域47的n型杂质浓度小于发射极区域46的n型杂质浓度。载流子储存区域47的n型杂质浓度也可以为1×1015cm-3以上且1×1017cm-3以下。
在该方式中，多个载流子储存区域47分别形成于沟槽栅极构造36的两侧。载流子储存区域47在俯视时形成为沿沟槽栅极构造36延伸的帯状。载流子储存区域47从栅极沟槽39的侧壁露出。载流子储存区域47的底部在法线方向Z上形成于主体区域45的底部以及栅极沟槽39的底壁之间的深度位置。
载流子储存区域47抑制供给至半导体层2的空穴(载流子)向主体区域45拉回(排出)。由此，在半导体层2，在FET构造35的正下方的区域积蓄有空穴，可实现接通电阻的降低以及接通电压的降低。
在该方式中，FET构造35包括形成于第一主面3的发射极沟槽48。在该方式中，多个发射极沟槽48分别形成于沟槽栅极构造36的两侧。发射极沟槽48从沟槽栅极构造36沿第一方向X空出间隔地形成。发射极沟槽48在俯视时沿沟槽栅极构造36以帯状延伸。
发射极沟槽48使发射极区域46露出。发射极沟槽48也可以贯通发射极区域46。在第二方向Y上，发射极沟槽48的长度为沟槽栅极构造36的长度以下。发射极沟槽48的长度优选为小于沟槽栅极构造36的长度。
FET构造35包括在主体区域45形成于沿发射极沟槽48的底壁的区域的p+型的接触区域49。接触区域49的p型杂质浓度超过主体区域45的p型杂质浓度。接触区域49的p型杂质浓度也可以为1×1019cm-3以上且1×1020cm-3以下。
接触区域49从发射极沟槽48的底壁露出。接触区域49在俯视时沿发射极沟槽48以帯状延伸。接触区域49的底部在法线方向Z上形成于发射极沟槽48的底壁以及主体区域45的底部之间的深度位置。
在FET构造35中，栅极电极41隔着栅极绝缘层40而与主体区域45以及发射极区域46对置。在该方式中，栅极电极41隔着栅极绝缘层40也与载流子储存区域47对置。在主体区域45，在发射极区域46以及载流子储存区域47之间的区域形成有IGBT的通道。通道的接通断开由栅极信号控制。
参照图4以及图8，半导体装置1包括在IGBT区域8形成于第一主面3的区域分离构造50。区域分离构造50从其它区域划分出FET构造35。区域分离构造50在第一主面3形成于与FET构造35相邻的区域。
在该方式中，多个区域分离构造50分别形成于FET构造35的两侧。更具体而言，区域分离构造50分别形成于相邻的多个FET构造35之间的区域。由此，多个FET构造35分别由区域分离构造50分离。
在该方式中，区域分离构造50在FET构造35之间形成IE(Injection Enhanced：促进载流子注入)构造51。在IE构造51中，多个FET构造35以由区域分离构造50隔离的形态配置。区域分离构造50中，注入到半导体层2的空穴在区域分离构造50中迂回并向FET构造35流入。即，区域分离构造50限制空穴的移动。由此，在半导体层2中，空穴积蓄于FET构造35的正下方的区域，空穴的密度变高。其结果，实现接通电阻的降低以及接通电压的降低。
更具体而言，各区域分离构造50包括在第一主面3的表层部形成于与FET构造35相邻的区域的p+型的浮动区域52。浮动区域52以电浮遊状态形成。
浮动区域52的p型杂质浓度也可以为主体区域45的p型杂质浓度以上。浮动区域52的p型杂质浓度也可以超过主体区域45的p型杂质浓度。浮动区域52的p型杂质浓度也可以为1×1016cm-3以上且1×1020cm-3以下。浮动区域52的p型杂质浓度优选为1×1018cm-3以上且1×1020cm-3以下。
浮动区域52在俯视时形成为沿FET构造35延伸的帯状。在第二方向Y上，浮动区域52的长度优选小于栅极沟槽39的长度。
浮动区域52的底部在法线方向Z上形成于主体区域45的底部以及第二主面4之间的深度位置。更具体而言，浮动区域52的底部形成于载流子储存区域47的底部以及第二主面4之间的深度位置。在该方式中，浮动区域52的底部形成于栅极沟槽39的底壁以及第二主面4之间的深度位置。
各区域分离构造50包括从FET构造35划分浮动区域52的区域分离沟槽构造53。区域分离沟槽构造53在俯视时形成为包围浮动区域52的环状(在该方式中为四边环状)。
区域分离沟槽构造53包括区域分离沟槽54、区域分离绝缘层55以及区域分离电极层56。区域分离沟槽54形成于第一主面3。区域分离沟槽54包括侧壁以及底壁。区域分离沟槽54的侧壁也可以与第一主面3垂直地形成。区域分离沟槽54的侧壁也可以从第一主面3朝向底壁向下倾斜。也就是，区域分离沟槽54也可以形成为开口面积比底面积大的锥形形状。
区域分离沟槽54的侧壁包括面向FET构造35的外壁以及面向浮动区域52的内壁。区域分离沟槽54的外壁使发射极区域46、主体区域45以及载流子储存区域47露出。区域分离沟槽54的内壁使浮动区域52露出。
区域分离沟槽54的底壁也可以与第一主面3平行地形成。区域分离沟槽54的底壁也可以形成为朝向第二主面4的弯曲状。区域分离沟槽54的底壁由浮动区域52的底部包覆。也就是，浮动区域52具有包覆区域分离沟槽54的底壁的包覆部。
区域分离沟槽54包括开口边缘部以及底壁边缘部。区域分离沟槽54的开口边缘部连接区域分离沟槽54的侧壁以及第一主面3。区域分离沟槽54的底壁边缘部连接区域分离沟槽54的侧壁以及底壁。
区域分离沟槽54的开口边缘部具有从第一主面3朝向区域分离沟槽54的侧壁向下倾斜的倾斜部。区域分离沟槽54的开口边缘部形成为朝向第二主面4凹陷的弯曲状。由此，在区域分离沟槽54的开口侧，形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。
区域分离沟槽54的开口边缘部也可以形成为朝向区域分离沟槽54的内方的弯曲状。区域分离沟槽54的底壁边缘部也可以形成为朝向第二主面4的弯曲状。
区域分离沟槽54的深度也可以为3μm以上且7μm以下。区域分离沟槽54的深度也可以为3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。区域分离沟槽54的深度也可以与栅极沟槽39的深度相等。
区域分离沟槽54的宽度也可以为0.5μm以上且3μm以下。区域分离沟槽54的宽度为区域分离沟槽54的第一方向X的宽度。区域分离沟槽54的宽度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。区域分离沟槽54的宽度也可以与栅极沟槽39的宽度相等。
区域分离绝缘层55沿区域分离沟槽54的内壁形成为膜状。区域分离绝缘层55在区域分离沟槽54内划分凹槽空间。在该方式中，区域分离绝缘层55包括氧化硅层。区域分离绝缘层55也可以包括氮化硅层来代替氧化硅层、或者除氧化硅层以外还包括氮化硅层。
区域分离绝缘层55包括第一区域55a、第二区域55b以及第三区域55c。第一区域55a包覆区域分离沟槽54的侧壁。第二区域55b包覆区域分离沟槽54的底壁。第三区域55c包覆区域分离沟槽54的开口边缘部。
第二区域20b的厚度也可以为第一区域55a的厚度以上。第二区域55b的厚度也可以超过第一区域55a的厚度。第三区域55c的厚度也可以为第一区域55a的厚度以上。第三区域55c的厚度也可以超过第一区域55a的厚度。
第三区域55c包括在区域分离沟槽54的开口边缘部朝向区域分离沟槽54的内方鼓出的鼓出部。第三区域55c以朝向区域分离沟槽54的内方的弯曲状伸出。第三区域55c在区域分离沟槽54的开口边缘部使区域分离沟槽54的开口变窄。当然，也可以在区域分离沟槽54的内壁形成具有均匀的厚度的区域分离绝缘层55。
区域分离电极层56隔着区域分离绝缘层55埋入于区域分离沟槽54。更具体而言，区域分离电极层56在区域分离沟槽54埋入于由区域分离绝缘层55划分出的凹槽空间。区域分离电极层56由发射极信号控制。
区域分离电极层56在剖面观察时形成为沿法线方向Z延伸的壁状。区域分离电极层56具有位于区域分离沟槽54的开口侧的上端部。区域分离电极层56的上端部相对于第一主面3位于区域分离沟槽54的底壁侧。
区域分离电极层56的上端部具有沿区域分离绝缘层55的第三区域55c收缩的收缩部。在区域分离电极层56的上端部形成有朝向区域分离沟槽54的底壁的凹陷部。区域分离电极层56的上端部的凹陷部形成为朝向区域分离沟槽54的底壁的尖细形状。
参照图3、图5、图7以及图9，各二极管区域9包括形成于第二主面4的表层部的n+型的阴极区域61。更具体而言，阴极区域61在缓冲层33形成于第二主面4侧的表层部。阴极区域61从第二主面4露出。阴极区域61在与集电极端子电极32之间形成欧姆接触。
阴极区域61的n型杂质浓度超过半导体层2的n型杂质浓度。阴极区域61的n型杂质浓度进一步超过缓冲层33的n型杂质浓度。阴极区域61的n型杂质浓度也可以为1×1019cm-3以上1×1020cm-3以下。
阴极区域61在沿第二方向Y的边与集电极区域34电连接。在该方式中，阴极区域61被集电极区域34包围。也就是，阴极区域61在沿第一方向X的边以及沿第二方向Y的边与集电极区域34电连接。集电极区域34在第二主面4的表层部也可以形成于阴极区域61以外的区域的整个区域。
各二极管区域9包括形成于第一主面3的表层部的p型的阳极区域62。阳极区域62由发射极信号控制。阳极区域62的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。阳极区域62的p型杂质浓度也可以与主体区域45的p型杂质浓度相等。阳极区域62的p型杂质浓度也可以小于主体区域45的p型杂质浓度。
在该方式中，多个阳极区域62在俯视时沿第一方向X空出间隔地形成。多个阳极区域62在俯视时分别形成为沿第二方向Y延伸的帯状。多个阳极区域62整体形成为条纹状。阳极区域62在法线方向Z上形成于与阴极区域61重叠的区域。在该方式中，全部的阳极区域62在法线方向Z上与阴极区域61重叠。
阳极区域62在与半导体层2之间形成pn接合。由此，形成以阳极区域62为阳极、以半导体层2(阴极区域61)为阴极的pn接合二极管D。
在第二方向Y上，阳极区域62的长度也可以为沟槽栅极构造36的长度以下。阳极区域62的长度优选为小于沟槽栅极构造36的长度。
在第一方向X上相邻的两个阳极区域62之间的距离也可以为0.5μm以上且3μm以下。阳极区域62之间的距离也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。
各二极管区域9包括从其它区域划分阳极区域62的阳极分离构造63。更具体而言，各二极管区域9包括分别划分多个阳极区域62的多个阳极分离构造63。在图3以及图5中，由影线示出阳极分离构造63。
多个阳极分离构造63分别形成于相邻的多个阳极区域62之间的区域。更具体而言，多个阳极分离构造63在俯视时分别形成为包围阳极区域62的环状(在该方式中为四边环状)。
划分一方的阳极区域62的阳极分离构造63以及划分另一方的阳极区域62的阳极分离构造63在相邻的多个阳极区域62之间的区域一体地形成。
各阳极分离构造63包括阳极分离沟槽64、阳极分离绝缘层65以及阳极分离电极层66。阳极分离沟槽64形成于第一主面3。阳极分离沟槽64包括侧壁以及底壁。阳极分离沟槽64的侧壁也可以与第一主面3垂直地形成。阳极分离沟槽64的侧壁也可以从第一主面3朝向底壁向下倾斜。阳极分离沟槽64也可以形成为开口面积比底面积大的锥形形状。
阳极分离沟槽64的底壁也可以与第一主面3平行地形成。阳极分离沟槽64的底壁也可以形成为朝向第二主面4的弯曲状。
阳极分离沟槽64包括开口边缘部以及底壁边缘部。阳极分离沟槽64的开口边缘部连接阳极分离沟槽64的侧壁以及第一主面3。阳极分离沟槽64的底壁边缘部连接阳极分离沟槽64的侧壁以及底壁。
阳极分离沟槽64的开口边缘部具有从第一主面3朝向阳极分离沟槽64的侧壁向下倾斜的倾斜部。阳极分离沟槽64的开口边缘部形成为朝向第二主面4凹陷的弯曲状。由此，在阳极分离沟槽64的开口侧形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。
阳极分离沟槽64的开口边缘部也可以形成为朝向阳极分离沟槽64的内方的弯曲状。阳极分离沟槽64的底壁边缘部也可以形成为朝向第二主面4的弯曲状。
阳极分离沟槽64的深度也可以为3μm以上且7μm以下。阳极分离沟槽64的深度也可以为3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。阳极分离沟槽64的深度也可以与栅极沟槽39的深度相等。阳极分离沟槽64的深度也可以与区域分离沟槽54的深度相等。
阳极分离沟槽64的宽度也可以为0.5μm以上且3μm以下。阳极分离沟槽64的宽度为阳极分离沟槽64的第一方向X的宽度。阳极分离沟槽64的宽度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。阳极分离沟槽64的宽度也可以与栅极沟槽39的宽度相等。阳极分离沟槽64的宽度也可以与区域分离沟槽54的宽度相等。
阳极分离绝缘层65沿阳极分离沟槽64的内壁形成为膜状。阳极分离绝缘层65在阳极分离沟槽64内划分凹槽空间。在该方式中，阳极分离绝缘层65包括氧化硅层。阳极分离绝缘层65也可以包括氮化硅层来代替氧化硅层、或者除氧化硅层以外还包括氮化硅层。
在阳极分离绝缘层65包覆阳极分离沟槽64的侧壁的部分包括位于阳极分离沟槽64的开口侧的上端部。阳极分离绝缘层65的上端部相对于第一主面3位于阳极分离沟槽64的底壁侧。
阳极分离绝缘层65包括第一区域65a、第二区域65b以及第三区域65c。第一区域65a包覆阳极分离沟槽64的侧壁。第二区域65b包覆阳极分离沟槽64的底壁。第二区域65b形成阳极分离绝缘层65的上端部。在该方式中，第三区域65c在阳极分离沟槽64中的第二方向Y的两端部包覆阳极分离沟槽64的开口边缘部(也同时参照图12)。
第二区域65b的厚度也可以为第一区域65a的厚度以上。第二区域65b的厚度也可以超过第一区域65a的厚度。第三区域65c的厚度也可以超过第一区域65a的厚度。在第一区域65a中位于阳极分离沟槽64的开口侧的部分也可以朝向阳极分离沟槽64的内方鼓出。
第三区域65c包括在阳极分离沟槽64的开口边缘部朝向阳极分离沟槽64的内方鼓出的鼓出部。第三区域65c以朝向阳极分离沟槽64的内方的弯曲状伸出。第三区域65c在栅极沟槽39的开口边缘部使阳极分离沟槽64的开口变窄。当然，也可以在阳极分离沟槽64的内壁形成具有均匀的厚度的阳极分离绝缘层65。
阳极分离电极层66隔着阳极分离绝缘层65埋入于阳极分离沟槽64。更具体而言，阳极分离电极层66在阳极分离沟槽64埋入于由阳极分离绝缘层65划分出的凹槽空间。阳极分离电极层66由发射极信号控制。
阳极分离电极层66在剖面观察时形成为沿法线方向Z延伸的壁状。阳极分离电极层66具有位于阳极分离沟槽64的开口侧的上端部。阳极分离电极层66的上端部相对于第一主面3位于阳极分离沟槽64的底壁侧。
阳极分离电极层66的上端部形成为朝向第一主面3侧的尖细形状。在阳极分离电极层66的上端部，形成有朝向阳极分离沟槽64的底壁的凹陷部。阳极分离电极层66的凹陷部形成为朝向阳极分离沟槽64的底壁的尖细形状。
在阳极分离沟槽64的开口侧，由阳极分离沟槽64、阳极分离电极层66以及阳极分离绝缘层65划分出凹槽67。更具体而言，凹槽67在阳极分离沟槽64内由阳极分离沟槽64的侧壁、阳极分离电极层66的上端部以及阳极分离绝缘层65的上端部划分。阳极分离沟槽64的宽幅部由凹槽67形成。阳极分离沟槽64的侧壁(凹槽67的侧壁)使阳极区域62露出。
阳极区域62的底部在法线方向Z上形成于第一主面3以及阳极分离沟槽64的底壁之间的深度位置。也就是，阳极区域62的底部在法线方向Z上形成于第一主面3以及栅极沟槽39的底壁之间的深度位置。另外，阳极区域62的底部在法线方向Z上相对于载流子储存区域47的底部形成于第一主面3侧的区域。
参照图3、图6、图7、图9以及图10，各边界区域10包括形成于第二主面4的表层部的集电极区域34。也就是，集电极区域34在第二主面4的表层部从IGBT区域8向边界区域10被引出，并与阴极区域61连接。
各边界区域10包括形成于第一主面3的表层部的p+型的阱区域71。阱区域71由发射极信号控制。阱区域71的p型杂质浓度也可以为1×1016cm-3以上且1×1020cm-3以下。阱区域71的p型杂质浓度优选为1×1018cm-3以上且1×1020cm-3以下。
阱区域71的p型杂质浓度也可以为主体区域45的p型杂质浓度以上。阱区域71的p型杂质浓度也可以超过主体区域45的p型杂质浓度。阱区域71的p型杂质浓度也可以与浮动区域52的p型杂质浓度相等。
在该方式中，多个阱区域71在俯视时沿第一方向X空出间隔地形成。多个阱区域71在俯视时分别形成为沿第二方向Y延伸的帯状。多个阱区域71整体形成为条纹状。多个阱区域71在法线方向Z上形成于与集电极区域34重叠的区域。在该方式中，全部的阱区域71在法线方向Z上与集电极区域34重叠。
阱区域71的底部在法线方向Z上形成于载流子储存区域47的底部以及第二主面4之间的深度位置。在该方式中，阱区域71的底部在法线方向Z上形成于栅极沟槽39的底壁以及第二主面4之间的深度位置。
各阱区域71在第二方向Y上具有一侧的一端部以及另一侧的另一端部。在第二方向Y上，阱区域71的长度为沟槽栅极构造36的长度以下。阱区域71的长度优选为小于沟槽栅极构造36的长度。
在第一方向X上相邻的两个阱区域71之间的距离也可以为1μm以上且10μm以下。阱区域71之间的距离也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、7μm以上且8μm以下、8μm以上且9μm以下、或者9μm以上且10μm以下。
各边界区域10包括划分阱区域71的阱分离构造72。在图3、图5以及图6中，由影线示出阱分离构造72。在该方式中，形成有分别划分多个阱区域71的多个阱分离构造72。多个阱分离构造72在俯视时分别形成为包围阱区域71的环状(在该方式中为四边环状)。
阱分离构造72包括阱分离沟槽73、阱分离绝缘层74以及阱分离电极层75。阱分离沟槽73形成于第一主面3。阱分离沟槽73包括侧壁以及底壁。
阱分离沟槽73的侧壁也可以与第一主面3垂直地形成。阱分离沟槽73的侧壁也可以从第一主面3朝向底壁向下倾斜。阱分离沟槽73也可以形成为开口面积比底面积大的锥形形状。
阱分离沟槽73的底壁也可以与第一主面3平行地形成。阱分离沟槽73的底壁也可以形成为朝向第二主面4的弯曲状。阱分离沟槽73的底壁由阱区域71的底部包覆。也就是，阱区域71具有包覆阱分离沟槽73的底壁的包覆部。
阱分离沟槽73包括开口边缘部以及底壁边缘部。阱分离沟槽73的开口边缘部连接阱分离沟槽73的侧壁以及第一主面3。阱分离沟槽73的底壁边缘部连接阱分离沟槽73的侧壁以及底壁。
阱分离沟槽73的开口边缘部具有从第一主面3朝向阱分离沟槽73的侧壁向下倾斜的倾斜部。阱分离沟槽73的开口边缘部形成为朝向第二主面4凹陷的弯曲状。由此，在阱分离沟槽73的开口侧形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。
阱分离沟槽73的开口边缘部也可以形成为朝向阱分离沟槽73的内方的弯曲状。阱分离沟槽73的底壁边缘部也可以形成为朝向第二主面4的弯曲状。
阱分离沟槽73的深度也可以为3μm以上且7μm以下。阱分离沟槽73的深度也可以为3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。阱分离沟槽73的深度也可以与栅极沟槽39的深度相等。阱分离沟槽73的深度也可以与区域分离沟槽54的深度相等。阱分离沟槽73的深度也可以与阳极分离沟槽64的深度相等。
阱分离沟槽73的宽度也可以为0.5μm以上且3μm以下。阱分离沟槽73的宽度为阱分离沟槽73的第一方向X的宽度。阱分离沟槽73的宽度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。阱分离沟槽73的宽度也可以与栅极沟槽39的宽度相等。阱分离沟槽73的宽度也可以与区域分离沟槽54的宽度相等。阱分离沟槽73的宽度也可以与阳极分离沟槽64的宽度相等。
阱分离绝缘层74沿阱分离沟槽73的内壁形成为膜状。阱分离绝缘层74在阱分离沟槽73内划分凹槽空间。在该方式中，阱分离绝缘层74包括氧化硅层。阱分离绝缘层74也可以包括氮化硅层来代替氧化硅层、或者除氧化硅层以外还包括氮化硅层。
阱分离绝缘层74包括第一区域74a、第二区域74b以及第三区域74c。第一区域74a包覆阱分离沟槽73的侧壁。第二区域74b包覆阱分离沟槽73的底壁。第三区域74c包覆阱分离沟槽73的开口边缘部。
第二区域74b的厚度也可以为第一区域74a的厚度以上。第二区域74b的厚度也可以超过第一区域74a的厚度。第三区域74c的厚度也可以为第一区域74a的厚度以上。第三区域74c的厚度也可以超过第一区域74a的厚度。
第三区域74c包括在阱分离沟槽73的开口边缘部朝向阱分离沟槽73的内方鼓出的鼓出部。第三区域74c以朝向阱分离沟槽73的内方的弯曲状伸出。第三区域74c在阱分离沟槽73的开口边缘部使阱分离沟槽73的开口变窄。当然，也可以在阱分离沟槽73的内壁形成具有均匀的厚度的阱分离绝缘层74。
阱分离电极层75隔着阱分离绝缘层74埋入于阱分离沟槽73。更具体而言，阱分离电极层75在阱分离沟槽73中埋入于由阱分离绝缘层74划分的凹槽空间。阱分离电极层75由发射极信号控制。
阱分离电极层75在剖面观察时形成为沿法线方向Z延伸的壁状。阱分离电极层75具有位于阱分离沟槽73的开口侧的上端部。阱分离电极层75的上端部相对于第一主面3位于阱分离沟槽73的底壁侧。
阱分离电极层75的上端部具有沿阱分离绝缘层74的第三区域74c收缩的收缩部。在阱分离电极层75的上端部形成有朝向阱分离沟槽73的底壁的凹陷部。阱分离电极层75的凹陷部形成为朝向阱分离沟槽73的底壁的尖细形状。
参照图7，在各边界区域10，多个阱区域71包括第一接近阱区域71A以及第二接近阱区域71B。第一接近阱区域71A是与IGBT区域8最接近的阱区域71。第二接近阱区域71B是与二极管区域9最接近的阱区域71。第二接近阱区域71B在与第一接近阱区域71A之间划定边界区域10。
在该方式中，第二接近阱区域71B利用阳极分离构造63从阳极区域62划分出。也就是，在该方式中，在与二极管区域9最接近的区域形成的边界区域分离构造76包括第二接近阱区域71B以及阳极分离构造63。第二接近阱区域71B的整个区域在法线方向Z上与集电极区域34重叠。当然，第二接近阱区域71B也可以由阱分离构造72从其它区域划分出。
这样，各边界区域10包括阱区域71以及包括阱分离构造72的边界区域分离构造76。边界区域分离构造76除了包括阱区域71来代替浮动区域52这方面以外，具有与区域分离构造50对应的构造。
各边界区域10包括在与边界区域分离构造76相邻的区域形成的边界FET构造77。在该方式中，多个边界FET构造77分别形成于边界区域分离构造76的两侧。多个边界FET构造77分别形成于多个边界区域分离构造76之间的区域。由此，多个边界FET构造77由边界区域分离构造76分离。
边界FET构造77具有与FET构造35对应的构造。也就是，边界FET构造77与FET构造35相同，包括沟槽栅极构造36、主体区域45、发射极区域46、载流子储存区域47、发射极沟槽48以及接触区域49。对于边界FET构造77的具体的说明，引用FET构造35的说明。在边界FET构造77中，对于与对FET构造35叙述的构造对应的构造，标注同一参照符号并省略说明。
阱分离沟槽73包括面向边界FET构造77的外壁以及面向阱区域71的内壁。阱分离沟槽73的外壁使发射极区域46、主体区域45以及载流子储存区域47露出。阱分离沟槽73的内壁使阱区域71露出。
参照图7～图10，半导体装置1包括形成于第一主面3之上的主面绝缘层79。主面绝缘层79沿第一主面3形成为膜状。主面绝缘层79选择性地包覆第一主面3。更具体而言，主面绝缘层79选择性地包覆IGBT区域8、二极管区域9以及边界区域10。
在该方式中，主面绝缘层79包括氧化硅层。主面绝缘层79也可以包括氮化硅层来代替氧化硅层、或者除氧化硅层以外还包括氮化硅层。主面绝缘层79与栅极绝缘层40、区域分离绝缘层55、阳极分离绝缘层65以及阱分离绝缘层74相连。
参照图11，IGBT区域8的栅极电极41具有从栅极沟槽39被引出到第一主面3之上的栅极引出部41a。更具体而言，栅极引出部41a从第一外侧沟槽栅极构造37(第二外侧沟槽栅极构造38)的栅极沟槽39被引出到主面绝缘层79之上。栅极引出部41a沿第二方向Y被引出。
栅极引出部41a与栅极配线19电连接。施加于栅极端子电极14的栅极信号经由栅极配线19以及栅极引出部41a传递至栅极电极41。
参照图11，区域分离构造50的区域分离电极层56具有从区域分离沟槽54被引出到第一主面3之上的分离引出部56a。更具体而言，分离引出部56a从区域分离沟槽54被引出到主面绝缘层79之上。分离引出部56a沿第二方向Y被引出。
分离引出部56a与发射极端子电极13电连接。施加于分离引出部56a的发射极信号经由分离引出部56a传递至区域分离电极层56。
参照图12，阳极分离构造63的阳极分离电极层66具有从阳极分离沟槽64被引出至第一主面3之上的阳极引出部66a。更具体而言，阳极引出部66a从阳极分离沟槽64被引出至主面绝缘层79之上。阳极引出部66a沿第二方向Y被引出。
阳极引出部66a与发射极端子电极13电连接。施加于阳极引出部66a的发射极信号经由阳极引出部66a而传递至阳极分离电极层66。
参照图13，阱分离构造72的阱分离电极层75具有从阱分离沟槽73被引出至第一主面3之上的阱引出部75a。更具体而言，阱引出部75a从阱分离沟槽73被引出至主面绝缘层79之上。阱引出部75a沿第二方向Y被引出。
阱引出部75a与发射极端子电极13电连接。施加于阱引出部75a的发射极信号经由阱引出部75a传递至阱分离电极层75。
参照图7～图10，半导体装置1包括形成于第一主面3之上的层间绝缘层80。更具体而言，层间绝缘层80形成于主面绝缘层79之上。层间绝缘层80沿第一主面3形成为膜状。层间绝缘层80选择性地包覆第一主面3。更具体而言，层间绝缘层80选择性地包覆IGBT区域8、二极管区域9以及边界区域10。
层间绝缘层80也可以包括氧化硅或者氮化硅。层间绝缘层80也可以包括作为氧化硅的一例的PSG(Phosphor Silicate Glass)以及/或者BPSG(Boron Phosphor SilicateGlass)。
在该方式中，层间绝缘层80具有层叠构造，该层叠构造包括从第一主面3侧依次层叠的第一层间绝缘层81以及第二层间绝缘层82。第一层间绝缘层81也可以包括PSG或者BPSG。第二层间绝缘层82包括与第一层间绝缘层81不同的绝缘材料。第二层间绝缘层82也可以包括PSG或者BPSG。
参照图8～图10，层间绝缘层80包括发射极开口83、阳极开口84以及阱开口85。另外，参照图11～图13，层间绝缘层80包括第一开口86、第二开口87以及第三开口88。
参照图8，发射极开口83使发射极沟槽48露出。在该方式中，发射极沟槽48贯通第一层间绝缘层81以及主面绝缘层79并形成于第一主面3。发射极开口83贯通第二层间绝缘层82并与发射极沟槽48连通。发射极开口83具有超过发射极沟槽48的开口宽度的开口宽度。发射极开口83的开口边缘部形成为朝向层间绝缘层80的内方的弯曲状。
参照图9，阳极开口84使二极管区域9露出。更具体而言，阳极开口84贯通层间绝缘层80以及主面绝缘层79，并使阳极分离构造63以及阳极区域62露出。
阳极开口84还使第二接近阱区域71B露出。在该方式中，阳极开口84使第二接近阱区域71B的一分部露出。阳极开口84的内壁的一部分位于第二接近阱区域71B的正上方。
阳极开口84以开口宽度从开口侧朝向底壁侧变窄的方式形成。更具体而言，阳极开口84具有宽幅部以及窄幅部。阳极开口84的宽幅部形成于第二层间绝缘层82。阳极开口84的窄幅部具有比宽幅部小的开口宽度。阳极开口84的窄幅部形成于第一层间绝缘层81。
参照图10，阱开口85使阱区域71露出。在该方式中，多个阱开口85形成于层间绝缘层80。多个阱开口85以一一对应的关系使多个阱区域71露出。
更具体而言，各阱开口85贯通层间绝缘层80以及主面绝缘层79并使阱区域71露出。各阱开口85以开口宽度从开口侧朝向底壁侧变窄的方式形成。更具体而言，各阱开口85具有宽幅部以及窄幅部。各阱开口85的宽幅部形成于第二层间绝缘层82。各阱开口85的窄幅部具有比宽幅部小的开口宽度。各阱开口85的窄幅部形成于第一层间绝缘层81。
参照图11～图13，第一开口86使IGBT区域8的分离引出部56a露出。第一开口86以开口宽度从开口侧朝向底壁侧变窄的方式形成。第二开口87使二极管区域9的阳极引出部66a露出。第二开口87以开口宽度从开口侧朝向底壁侧变窄的方式形成。第三开口88使边界区域10的阱引出部75a露出。第三开口88以开口宽度从开口侧朝向底壁侧变窄的方式形成。
参照图8～图10，半导体装置1包括埋设于发射极沟槽48的发射极插头电极91。发射极插头电极91在发射极沟槽48内与发射极区域46以及接触区域49电连接。
在该方式中，发射极插头电极91具有包括势垒电极层92以及主电极层93的层叠构造。势垒电极层92沿发射极沟槽48的内壁形成为膜状。势垒电极层92在发射极沟槽48内划分凹槽空间。
势垒电极层92也可以具有包括钛层或者氮化钛层的单层构造。势垒电极层92也可以具有包括钛层以及氮化钛层的层叠构造。该情况下，氮化钛层也可以层叠于钛层之上。
主电极层93隔着势垒电极层92埋入于发射极沟槽48。更具体而言，主电极层93在发射极沟槽48中埋入由势垒电极层92划分出的凹槽空间。主电极层93也可以包含钨。
参照图11，半导体装置1包括埋设于第一开口86的第一插头电极94。第一插头电极94在第一开口86内与IGBT区域8的分离引出部56a电连接。
第一插头电极94具有与发射极插头电极91对应的构造。对第一插头电极94的说明引用发射极插头电极91的说明。对于在第一插头电极94中与对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图12，半导体装置1包括埋设于第二开口87的第二插头电极95。第二插头电极95在第二开口87内与二极管区域9的阳极引出部66a电连接。
第二插头电极95具有与发射极插头电极91对应的构造。对第二插头电极95的说明引用发射极插头电极91的说明。对于在第二插头电极95中与对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图13，半导体装置1包括埋设于第三开口88的第三插头电极96。第三插头电极96在第三开口88内与边界区域10的阱引出部75a电连接。
第三插头电极96具有与发射极插头电极91对应的构造。对第三插头电极96的说明引用发射极插头电极91的说明。对于在第三插头电极96中与对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图7～图13，在层间绝缘层80之上形成有上述的发射极端子电极13。发射极端子电极13也可以包括铝、铜、AlSiCu(铝硅铜)合金、AlSi(铝硅)合金以及AlCu(铝铜)合金中的至少一种。
发射极端子电极13也可以具有由上述导电材料中的任一种构成的单层构造。发射极端子电极13也可以具有使上述导电材料中的至少两种以任意的顺序额层叠而成的层叠构造。发射极端子电极13从层间绝缘层80之上进入到发射极开口83、阳极开口84以及阱开口85。
参照图8，发射极端子电极13在发射极开口83中与发射极区域46以及接触区域49电连接。更具体而言，发射极端子电极13在发射极开口83内与发射极插头电极91电连接。发射极端子电极13经由发射极插头电极91而与发射极区域46以及接触区域49电连接。
参照图9，发射极端子电极13在阳极开口84中与阳极区域62以及阳极分离电极层66电连接。更具体而言，发射极端子电极13在阳极开口84内从第一主面3之上进入到凹槽67。
发射极端子电极13在凹槽67内与阳极分离电极层66电连接。另外，发射极端子电极13在第一主面3以及凹槽67的侧壁与阳极区域62电连接。发射极端子电极13在与阳极区域62之间形成欧姆接触。
另外，发射极端子电极13在阳极开口84中与第二接近阱区域71B电连接。发射极端子电极13在与第二接近阱区域71B之间形成欧姆接触。也就是，阳极区域62、阳极分离电极层66以及第二接近阱区域71B分别成为发射极接地。发射极端子电极13在二极管区域9作为阳极端子电极发挥功能。
参照图8以及图10，发射极端子电极13在多个阱开口85中与多个阱区域71电连接。也就是，多个阱区域71成为发射极接地。
另一方面，发射极端子电极13在IGBT区域8经由层间绝缘层80而与浮动区域52对置。浮动区域52与发射极端子电极13绝缘。也就是，浮动区域52以电浮遊状态形成，在这方面与阱区域71不同。在IGBT区域8与二极管区域9接近、而且具备与发射极端子电极13电连接的一个或者多个浮动区域52的区域也能够认为是边界区域10。
参照图11～图13，发射极端子电极13分别与第一插头电极94、第二插头电极95以及第三插头电极96电连接。由此，分离引出部56a、阱分离电极层75以及阳极分离电极层66分别成为发射极接地。也就是，区域分离构造50、阱分离构造72以及阳极分离构造63分别成为发射极接地。
在发射极端子电极13与导线(例如接合引线)连接的情况下，优选在发射极端子电极13之上形成有包括镍层以及金层的任意一方或者双方的焊盘电极。在焊盘电极包括镍层以及金层的情况下，优选金层形成于镍层之上。
虽然省略了具体的图示，但栅极端子电极14、第一感测端子电极15、第二感测端子电极16、电流检测端子电极17以及开放端子电极18也与发射极端子电极13相同，形成于层间绝缘层80之上。
多个端子电极14～18也可以分别包括铝、铜、AlSiCu(铝硅铜)合金、AlSi(铝硅)合金以及AlCu(铝铜)合金中的任意一种。
多个端子电极14～18也可以分别具有由上述的导电材料中的任意一种构成的单层构造。多个端子电极14～18也可以分别具有使上述的导电材料中的至少两种以任意的顺序层叠而成的层叠构造。
在多个端子电极14～18由导线(例如接合引线)连接的情况下，优选在多个端子电极14～18之上形成有包括镍层以及金层的任意一方或者双方的焊盘电极。在焊盘电极包括镍层以及金层的情况下，优选金层形成于镍层之上。
图14是图1所示的区域XIV的放大图。图15是表示图14所示的区域的电气的构造的电路图。图16是沿图14所示的XVI-XVI线的剖视图。图17是沿图14所示的XVII-XVII线的剖视图。
参照图14以及图15，半导体装置1包括形成于传感器区域11的作为感温器件的一例的感温二极管传感器100。感温二极管传感器100具有包括第一二极管101以及第二二极管102的并联电路103。第一二极管101的阴极与第二二极管102的阳极连接。第一二极管101的阳极与第二二极管102的阴极连接。
更具体而言，并联电路103具有第一串联电路104以及第二串联电路105反向并联连接的形态，该第一串联电路104包括正向串联连接的多个(在该方式中为四个)第一二极管101，该第二串联电路105包括正向串联连接的多个(在该方式中为四个)第二二极管102。
参照图16以及图17，感温二极管传感器100包括形成于第一主面3之上的多晶硅层106。感温二极管传感器100通过向多晶硅层106选择性地导入n型杂质以及p型杂质而形成。多晶硅层106不添加杂质。
更具体而言，多晶硅层106形成于主面绝缘层79之上。多晶硅层106具有一侧的第一面107、另一侧的第二面108、以及连接第一面107以及第二面108的侧面109。第一面107以及第二面108在俯视时形成为四边形状(在该方式中为长方形状)。多晶硅层106的第二面108与主面绝缘层79连接。多晶硅层106通过主面绝缘层79而与半导体层2电绝缘。
多晶硅层106的厚度也可以为0.2μm以上且1μm以下。多晶硅层106的厚度也可以为0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
感温二极管传感器100包括形成于多晶硅层106的第一电路区域111以及第二电路区域112。第一电路区域111以及第二电路区域112在多晶硅层106的短边方向上空出间隔地形成。
在该方式中，第一电路区域111包括多个(在该方式中为四个)第一二极管区域113。第一二极管区域113是形成有第一二极管101的区域。多个第一二极管区域113在多晶硅层106的长边方向(在该方式中为第一方向X)上空出间隔地形成。
在该方式中，各第一二极管区域113在俯视时形成为四边形状。各第一二极管区域113由形成于多晶硅层106的狭缝从其它区域划分成单体状。各第一二极管区域113也可以由多晶硅层106的无添加杂质区域从其它区域划分成单体状。
在该方式中，第二电路区域112包括多个(在该方式中为四个)第二二极管区域114。第二二极管区域114是形成有第二二极管102的区域。多个第二二极管区域114在多晶硅层106的长边方向(在该方式中为第一方向X)上空出间隔地形成。
在该方式中，各第二二极管区域114在俯视时形成为四边形状。各第二二极管区域114由形成于多晶硅层106的狭缝从其它区域划分成单体状。各第二二极管区域114也可以由多晶硅层106的无添加杂质区域从其它区域划分成单体状。
各第一二极管区域113包括p型的第一阳极区域115以及n型的第一阴极区域116。第一阳极区域115形成于第一二极管区域113的中央部。在该方式中，第一阳极区域115从多晶硅层106的第一面107以及第二面108露出。
第一阳极区域115在俯视时形成为圆形状。第一阳极区域115的平面形状是任意的。第一阳极区域115也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者椭圆形状。
第一阴极区域116沿第一阳极区域115的周缘形成。在该方式中，第一阴极区域116在俯视时形成为包围第一阴极区域116的环状。在该方式中，第一阴极区域116从多晶硅层106的第一面107以及第二面108露出。
第一阴极区域116与第一阳极区域115电连接。第一阴极区域116遍及多晶硅层106的厚度方向的整个区域而与第一阳极区域115电连接。第一阴极区域116在与第一阳极区域115之间形成pn接合部。由此，各第一二极管区域113包括以第一阳极区域115为阳极、以第一阴极区域116为阴极的一个第一二极管101。
各第二二极管区域114包括p型的第二阳极区域117以及n型的第二阴极区域118。第二阳极区域117形成于第二二极管区域114的中央部。在该方式中，第二阳极区域117从多晶硅层106的第一面107以及第二面108露出。
第二阳极区域117在俯视时形成为圆形状。第二阳极区域117的平面形状是任意的。第二阳极区域117也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者椭圆形状。
第二阴极区域118沿第二阳极区域117的周缘形成。在该方式中，第二阴极区域118在俯视时形成为包围第二阴极区域118的环状。在该方式中，第二阴极区域118从多晶硅层106的第一面107以及第二面108露出。
第二阴极区域118与第二阳极区域117电连接。第二阴极区域118遍及多晶硅层106的厚度方向整个区域而与第二阳极区域117电连接。第二阴极区域118在与第二阳极区域117之间形成pn接合部。由此，包括以各第二二极管区域114以第二阳极区域117为阳极、以第二阴极区域118为阴极的一个第二二极管102。
参照图16以及图17，上述的层间绝缘层80包覆多晶硅层106。在层间绝缘层80中包覆各第一二极管区域113的部分包括第一阳极开口121以及第一阴极开口122。另外，在层间绝缘层80中包覆各第二二极管区域114的部分包括第二阳极开口123以及第二阴极开口124。
在该方式中，第一阳极开口121逐个形成于各第一二极管区域113。第一阳极开口121的个数是任意的。因此，多个第一阳极开口121也可以空出间隔地形成于各第一二极管区域113。
第一阳极开口121使第一阳极区域115露出。第一阳极开口121通过贯通层间绝缘层80且挖掘多晶硅层106的表层部而形成。第一阳极开口121的底部位于第一阳极区域115内。
第一阳极开口121在俯视时沿第一阳极区域115的周缘以帯状延伸。更具体而言，第一阳极开口121在俯视时形成为圆环状。第一阳极开口121的平面形状是任意的。第一阳极开口121也可以在俯视时形成为三角环状、四边环状、六边环状等多边环状或者椭圆环状。第一阳极开口121也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者圆形状或者椭圆形状。
在该方式中，第一阴极开口122逐个形成于各第一二极管区域113。第一阴极开口122的个数是任意的。因此，多个第一阴极开口122也可以空出间隔地形成于各第一二极管区域113。
第一阴极开口122使第一阴极区域116露出。第一阴极开口122通过贯通层间绝缘层80且挖掘多晶硅层106的表层部而形成。第一阴极开口122的底部位于第一阴极区域116内。
第一阴极开口122在俯视时沿第一阳极区域115的周缘以帯状延伸。第一阴极开口122在俯视时形成为C字状。第一阴极开口122的平面形状是任意的。第一阴极开口122也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者椭圆形状。
在该方式中，第二阳极开口123逐个形成于各第二二极管区域114。第二阳极开口123的个数是任意的。因此，多个第二阳极开口123也可以空出间隔地形成于各第二二极管区域114。
第二阳极开口123使第二阳极区域117露出。第二阳极开口123通过贯通层间绝缘层80且挖掘多晶硅层106的表层部而形成。第二阳极开口123的底部位于第二阳极区域117内。
第二阳极开口123在俯视时沿第二阳极区域117的周缘以帯状延伸。更具体而言，第二阳极开口123在俯视时形成为圆环状。第二阳极开口123的平面形状是任意的。第二阳极开口123也可以在俯视时形成为三角环状、四边环状、六边环状等多边环状或者椭圆环状。第二阳极开口123也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者圆形状或者椭圆形状。
在该方式中，第二阴极开口124逐个形成于各第二二极管区域114。第二阴极开口124的个数是任意的。因此，多个第二阴极开口124也可以空出间隔地形成于各第二二极管区域114。
第二阴极开口124使第二阴极区域118露出。第二阴极开口124通过贯通层间绝缘层80且挖掘多晶硅层106的表层部而形成。第二阴极开口124的底部位于第二阴极区域118内。
第二阴极开口124在俯视时沿第二阳极区域117的周缘以帯状延伸。第二阴极开口124在俯视时形成为C字状。第二阴极开口124的平面形状是任意的。第二阴极开口124也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者圆形状或者椭圆形状。
感温二极管传感器100包括在层间绝缘层80形成于包覆第一电路区域111的部分之上的第一二极管配线131。第一二极管配线131在第一感测配线20以及第二感测配线21之间正向串联连接多个第一二极管101。第一二极管配线131具有与第一感测配线20连接的一端部、以及与第二感测配线21连接的另一端部。
更具体而言，第一二极管配线131包括多个第一阳极电极133、多个第一阴极电极134、以及多个第一连接电极135。各第一阳极电极133形成于层间绝缘层80中包覆对应的第一二极管区域113的部分之上。
各第一阳极电极133在俯视时形成为圆形状。各第一阳极电极133的平面形状是任意的。各第一阳极电极133也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者椭圆形状。
各第一阳极电极133从层间绝缘层80之上进入到对应的第一阳极开口121。各第一阳极电极133在对应的第一阳极开口121内与第一阳极区域115电连接。
各第一阴极电极134形成于层间绝缘层80中包覆对应的第一二极管区域113的部分之上。各第一阴极电极134在俯视时沿对应的第一阳极电极133以帯状延伸。
在该方式中，各第一阴极电极134在俯视时形成为C字状。各第一阴极电极134的平面形状是任意的。第一阴极电极134也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者圆形状或者椭圆形状。
各第一阴极电极134从层间绝缘层80之上进入到对应的第一阴极开口122。各第一阴极电极134在对应的第一阴极开口122内与第一阴极区域116电连接。
各第一连接电极135形成于层间绝缘层80中包覆相邻的多个第一二极管区域113之间的区域的部分之上。各第一连接电极135使对应的第一阳极电极133以及第一阴极电极134连接。也就是，各第一连接电极135从一方的第一二极管区域113的第一阴极电极134被引出，并与另一方的第一二极管区域113的第一阳极电极133连接。
在该方式中，各第一连接电极135在俯视时形成为沿多晶硅层106的长边方向(在该方式中为第一方向X)延伸的帯状。各第一连接电极135也可以在相邻的多个第一二极管区域113之间的区域以线状迂回。
位于多晶硅层106的长边方向一端部侧的一个第一连接电极135与第二感测配线21连接。位于多晶硅层106的长边方向另一端部侧的一个第一连接电极135与第一感测配线20连接。
由此，在第一感测配线20以及第二感测配线21之间的区域形成有第一串联电路104，该第一串联电路104包括对第一感测配线20正向串联连接的多个(在该方式中为四个)第一二极管101。
第一二极管配线131也可以包括铝、铜、AlSiCu(铝硅铜)合金、AlSi(铝硅)合金以及AlCu(铝铜)合金中的至少一种。
感温二极管传感器100包括在层间绝缘层80形成于包覆第二电路区域112的部分之上的第二二极管配线132。第二二极管配线132在第一感测配线20以及第二感测配线21之间正向串联连接多个第二二极管102。第二二极管配线132具有与第一感测配线20连接的一端部、以及与第二感测配线21连接的另一端部。
更具体而言，第二二极管配线132包括多个第二阳极电极136、多个第二阴极电极137、以及多个第二连接电极138。各第二阳极电极136形成于层间绝缘层80中包覆对应的第二二极管区域114的部分之上。
各第二阳极电极136在俯视时形成为圆形状。第二阳极电极136的平面形状是任意的。各第二阳极电极136也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者椭圆形状。
各第二阳极电极136从层间绝缘层80之上进入到对应的第二阳极开口123。各第二阳极电极136在对应的第二阳极开口123内与第二阳极区域117电连接。
各第二阴极电极137形成于层间绝缘层80中包覆对应的第二二极管区域114的部分之上。各第二阴极电极137在俯视时沿第二阳极电极136以帯状延伸。
在该方式中，各第二阴极电极137在俯视时形成为C字状。各第二阴极电极137的平面形状是任意的。各第二阴极电极137也可以在俯视时形成为三角形状、四边形状、六边形状等多边形状、或者圆形状或者椭圆形状。
各第二阴极电极137从层间绝缘层80之上进入到对应的第二阴极开口124。各第二阴极电极137在对应的第二阴极开口124内与第二阴极区域118电连接。
各第二连接电极138形成于层间绝缘层80中包覆相邻的多个第二二极管区域114之间的区域的部分之上。各第二连接电极138使对应的第二阳极电极136以及第二阴极电极137连接。也就是，各第二连接电极138从一方的第二二极管区域114的第二阴极电极137被引出，且与另一方的第二二极管区域114的第二阳极电极136连接。
在该方式中，各第二连接电极138在俯视时形成为沿多晶硅层106的长边方向(在该方式中为第一方向X)延伸的帯状。各第二连接电极138也可以在相邻的多个第二二极管区域114之间的区域以线状迂回。
位于多晶硅层106的长边方向一端部侧的一个第二连接电极138与第二感测配线21连接。位于多晶硅层106的长边方向另一端部侧的一个第二连接电极138与第一感测配线20连接。
由此，在第一感测配线20以及第二感测配线21之间的区域形成有第二串联电路105，该第二串联电路105包括对第二感测配线21正向串联连接的多个(在该方式中为四个)第二二极管102。
第二二极管配线132也可以包括铝、铜、AlSiCu(铝硅铜)合金、AlSi(铝硅)合金以及AlCu(铝铜)合金中的至少一种。
图18是图1所示的区域XVIII的放大图。图19是沿图18所示的XIX-XIX线的剖视图。
参照图18以及图19，在该方式中，栅极配线19包括低电阻配线部150、第一高电阻配线部151以及第二高电阻配线部152。
低电阻配线部150具有比较低的电阻值，形成栅极配线19的主要电流路径。低电阻配线部150从栅极端子电极14空出间隔地形成于第一主面3(层间绝缘层80)之上。低电阻配线部150沿栅极端子电极14的周围形成，在第一主面3(层间绝缘层80)之上选择性地迂回。
低电阻配线部150也可以包括铝、铜、AlSiCu(铝硅铜)合金、AlSi(铝硅)合金以及AlCu(铝铜)合金中的至少一种。低电阻配线部150也可以由与栅极端子电极14相同的金属材料形成。
第一高电阻配线部151具有超过低电阻配线部150的电阻值的电阻值。第一高电阻配线部151也可以包含导电性多晶硅。第一高电阻配线部151介于栅极端子电极14以及低电阻配线部150之间，且与栅极端子电极14以及低电阻配线部150电连接。输入到栅极端子电极14的栅极信号经由第一高电阻配线部151传递至低电阻配线部150。
更具体而言，第一高电阻配线部151形成于栅极端子电极14以及低电阻配线部150的下层区域。第一高电阻配线部151形成于第一主面3以及层间绝缘层80之间的区域。第一高电阻配线部151形成于主面绝缘层79之上。
第一高电阻配线部151包括第一引出部151a以及第二引出部151b。第一引出部151a从主面绝缘层79之上被引出到栅极端子电极14的正下方的区域。第二引出部151b从主面绝缘层79之上被引出到低电阻配线部150的正下方的区域。
在层间绝缘层80包覆第一高电阻配线部151的区域包括第一开口153以及第二开口154。第一开口153使第一高电阻配线部151的第一引出部151a露出。第二开口154使第二高电阻配线部152的第二引出部151b露出。
在第一开口153埋入有第一插头电极155。第一引出部151a经由第一插头电极155而与栅极端子电极14电连接。第一插头电极155的说明引用发射极插头电极91的说明。对于与在第一插头电极155中对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
在第二开口154埋入有第二插头电极156。第二引出部151b经由第二插头电极156而与低电阻配线部150电连接。第二插头电极156的说明引用发射极插头电极91的说明。对于与在第二插头电极156中对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
第二高电阻配线部152具有超过低电阻配线部150的电阻值的电阻值。第二高电阻配线部152也可以包括导电性多晶硅。第二高电阻配线部152介于栅极引出部41a以及低电阻配线部150之间的区域，且与栅极引出部41a以及低电阻配线部150电连接。传递至低电阻配线部150的栅极信号经由第二高电阻配线部152传递至栅极引出部41a。
更具体而言，第二高电阻配线部152形成于低电阻配线部150的下层区域。第二高电阻配线部152形成于与栅极引出部41a相同的层。第二高电阻配线部152形成于第一主面3以及层间绝缘层80之间的区域。第二高电阻配线部152形成于主面绝缘层79之上。
第二高电阻配线部152具有从主面绝缘层79之上被引出至低电阻配线部150的正下方的区域的引出部152a。另外，第二高电阻配线部152具有在未图示的区域与栅极引出部41a相连的连接部。
在层间绝缘层80包覆第二高电阻配线部152的区域包括第三开口157。第三开口157使第二高电阻配线部152的引出部152a露出。
在第三开口157埋入有第三插头电极158。引出部152a经由第三插头电极158而与低电阻配线部150电连接。第三插头电极158的说明引用发射极插头电极91的说明。对于与在第三插头电极158中对发射极插头电极91叙述的构造对应的构造，标注同一参照符号并省略说明。
低电阻配线部150以及栅极引出部41a之间的距离越短，则越能够减低配线电阻。引出部152a以及低电阻配线部150的连接位置是任意的，但优选考虑低电阻配线部150以及栅极引出部41a之间的配线电阻来设定。
这样，栅极配线19包括介于低电阻配线部150以及栅极端子电极14之间的第一高电阻配线部151。输入到栅极端子电极14的栅极信号经由第一高电阻配线部151、低电阻配线部150以及第二高电阻配线部152传递至栅极引出部41a。传递至栅极引出部41a的栅极信号向栅极电极41传递。
第一高电阻配线部151抑制从栅极端子电极14向低电阻配线部150流入突入电流。另一方面，低电阻配线部150抑制栅极信号的电压下降并且将栅极信号传递至FET构造35。由此，能够抑制突入电流所引起的FET构造35的误动作。另外，由于能够抑制FET构造35的误动作，因此也能够实现开关噪音的降低。
另一方面，第二高电阻配线部152抑制从低电阻配线部150向栅极引出部41a流入突入电流。由此，能够适当地抑制突入电流所引起的FET构造35的误动作。另外，由于能够适当地抑制FET构造35的误动作，因此能够适当地实现开关噪音的降低。
图20是通过模拟来调查pn接合二极管D的正向特性的图表。在图20中，纵轴表示电流密度[A·cm-2]，横轴表示电压[V]。
图20示出了第一特性A以及第二特性B。第一特性A表示参考例的半导体装置的正向特性。第二特性B表示半导体装置1的正向特性。参考例的半导体装置没有边界区域10，除了这方面以外，具有与半导体装置1相同的构造。省略参考例的半导体装置的具体的说明。
参照第一特性A以及第二特性B，与参考例的半导体装置的正向特性比较，半导体装置1的正向特性提高。
图21A是通过模拟来调查参考例的半导体装置的空穴密度的图。图21B是通过模拟来调查参考例的半导体装置的空穴电流密度的图。
图21A以及图21B分别示出了使pn接合二极管D正向动作的情况的空穴密度以及空穴电流密度。另外，在图21A以及图21B中，由影线示出密度高的区域。
参照图21A，在参考例的半导体装置中，空穴以比较高的密度分布于IGBT区域8以及二极管区域9。空穴密度在IGBT区域8的FET构造35附近的区域变得特别高。
参照图21B，在参考例的半导体装置中，在IGBT区域8以及二极管区域9之间的空穴电流密度中形成较大的偏颇。更具体而言，二极管区域9的空穴电流密度比IGBT区域8的空穴电流密度大。在IGBT区域8中，空穴电流密度在FET构造35附近的区域比较高，但在其以外的区域的空穴电流密度比较低。
图22A是通过模拟来调查半导体装置1的空穴密度的图。图22B是通过模拟来调查半导体装置1的空穴电流密度的图。图22A以及图22B分别示出了使pn接合二极管D正向动作的情况的空穴密度以及空穴电流密度。另外，在图22A以及图22B中，由影线示出密度高的区域。
参照图22A，在半导体装置1中，可抑制二极管区域9中的空穴密度的増加。另外，在半导体装置1中，可抑制边界区域10中的边界FET构造77附近的区域的空穴密度的増加。
参照图22B，在半导体装置1中，在边界区域10以及二极管区域9之间可抑制空穴电流密度的偏颇。成为这样的空穴密度以及空穴电流密度是因为从发射极接地的阱区域71向半导体层2注入了空穴。
这样，在半导体装置1中，通过发射极接地的阱区域71，能够抑制空穴密度的偏颇以及空穴电流密度的偏颇。另外，在使pn接合二极管D正向动作的情况下，也从阱区域71注入空穴，因此能够提高空穴电流密度。由此，能够提高半导体装置1的正向特性。
图23是通过模拟来调查pn接合二极管D的反向恢复特性的图表。在图23中，左侧纵轴表示电流密度[A·cm-2]，右侧纵轴表示电压[V]，横轴表示时间[μs]。
若pn接合二极管D从接通状态被切换到断开状态，则向pn接合二极管D流动反向恢复电流，产生反向恢复电压。在图23中，由虚线分别示出示第一反向恢复电流特性IA以及第一反向恢复电压特性VA，由实线分别示出第二反向恢复电流特性IB以及第二反向恢复电压特性VB。
第一反向恢复电流特性IA以及第一反向恢复电压特性VA表示参考例的半导体装置的pn接合二极管D的特性。第二反向恢复电流特性IB以及第二反向恢复电压特性VB表示半导体装置1的pn接合二极管D的特性。
参照第一反向恢复电流特性IA以及第二反向恢复电流特性IB，半导体装置1的反向恢复电流比参考例的半导体装置的反向恢复电流低。另外，半导体装置1的反向恢复时间比参考例的半导体装置的反向恢复时间短。
参照第一反向恢复电压特性VA以及第二反向恢复电压特性VB，伴随反向恢复电流的降低，半导体装置1的反向恢复电压变得比参考例的半导体装置的反向恢复电压小。也就是，半导体装置1的反向恢复损失比参考例的半导体装置的反向恢复损失小。
图24A～图24C分别是通过模拟来调查图23所示的第一测定点P1、第二测定点P2以及第三测定点P3的参考例的半导体装置的空穴电流密度的图。在图24A～图24C中，由影线示出密度高的区域。
第一测定点P1是pn接合二极管D从接通状态被切换到断开状态之后，向pn接合二极管D流动正向电流的阶段。第二测定点P2是向pn接合二极管D流动反向电流的阶段。第三测定点P3是反向电流成为峰值的阶段。
参照图24A，在第一测定点P1，向pn接合二极管D流动正向电压，另一方面，分布在IGBT区域8以及二极管区域9的空穴向FET构造35以及阳极区域62被拉回。在IGBT区域8中，被拉回的空穴滞留在FET构造35的附近，因此形成比较高的空穴密度。尤其是，在导入有IE构造51的IGBT区域8中，明显观察到被拉回的空穴所引起的空穴密度的増加。
参照图24B，在第二测定点P2，在IGBT区域8滞留有空穴。空穴在半导体层2滞留在FET构造35以及集电极区域34之间的区域。另外，在第二测定点P2，在IGBT区域8以及二极管区域9观察到空乏层的形成。但是，IGBT区域8侧的空乏层的形成被滞留的空穴阻碍。因此，IGBT区域8侧的空乏层比二极管区域9侧的空乏层小。
参照图24C，在第三测定点P3，滞留在IGBT区域8的空穴被拉回，空乏层扩展至半导体层2的深度方向中途部。
图25A～图25C分别是通过模拟来调查图23所示的半导体装置1的在第一测定点P1、第二测定点P2以及第三测定点P3的空穴电流密度的图。在图25A～图25C中，由影线示出密度高的区域。
参照图25A，在半导体装置1中，在第一测定点P1，与参考例的半导体装置比较，可抑制空穴的滞留。这是因为，若pn接合二极管D从接通状态被切换至断开状态，则分布在边界区域10以及二极管区域9的空穴被拉回到边界FET构造77、阱区域71以及阳极区域62。
在半导体装置1的边界区域10，由于导入了阱区域71，因此也考虑空穴密度増加。但是，边界区域10中的阱区域71成为发射极接地。因此，在pn接合二极管D的反向恢复动作时，利用该阱区域71迅速地排出滞留在半导体层2的空穴，因此可抑制空穴密度的増加。
参照图25B，在第二测定点P2，几乎没有边界区域10以及二极管区域9中的空穴的滞留。在半导体装置1中，伴随空穴的排出，在边界区域10以及二极管区域9迅速地形成空乏层。可抑制形成于边界区域10的空乏层以及形成于二极管区域9的空乏层的偏差。
参照图25C，在第三测定点P3，空乏层扩展至半导体层2的深度方向中途部。
以上，根据半导体装置1，在半导体层2形成有IGBT区域8、二极管区域9以及边界区域10。IGBT区域8以及二极管区域9相邻。边界区域10形成于IGBT区域8以及二极管区域9之间的区域。
IGBT区域8包括FET构造35以及集电极区域34。FET构造35包括主体区域45、发射极区域46、栅极绝缘层40以及栅极电极41。二极管区域9包括阴极区域61以及阳极区域62。边界区域10包括阱区域71。
IGBT区域8的发射极区域46、二极管区域9的阳极区域62、以及边界区域10的阱区域71与发射极端子电极13电连接。IGBT区域8的发射极区域46以及二极管区域9的阴极区域61与集电极端子电极32电连接。
由此，在pn接合二极管D的反向恢复动作时，能够利用阱区域71迅速地排出存在于边界区域10的空穴。其结果，能够抑制边界区域10中的空穴的滞留，因此能够抑制反向恢复电流。因而能够实现反向恢复损失的降低。
另外，根据半导体装置1，边界区域10包括在俯视时形成于与集电极区域34重叠的区域的阱区域71。由此，能够适当地抑制在半导体层2中在阱区域71以及集电极区域34之间的区域的空穴的积蓄。因而，能够适当地实现反向恢复损失的降低。
另外，根据半导体装置1，在第一主面3的表层部形成有多个阱区域71。多个阱区域71分别与发射极端子电极13电连接。由此，能够利用多个阱区域71有效地排出存在于边界区域10的空穴。因而，能够有效地实现反向恢复损失的降低。
另外，根据半导体装置1，边界区域10包括在第一主面3形成于与阱区域71相邻的区域的边界FET构造77。更具体而言，边界区域10包括多个边界FET构造77。多个边界FET构造77分别形成于多个阱区域71之间的区域。各边界FET构造77具有与IGBT区域8的FET构造35对应的构造。由此，在边界区域10，能够得到基于边界FET构造77的IGBT特性、以及基于阱区域71的空穴排出效果。
另外，根据半导体装置1，IGBT区域8包括在第一主面3的表层部与FET构造35相邻的浮动区域52。浮动区域52与发射极端子电极13电绝缘。
浮动区域52的底部在法线方向Z上相对于主体区域45的底部形成于第二主面4侧的区域。通过形成比主体区域45更深的浮动区域52，能够提高耐压。另一方面，无需将主体区域45较深地形成，因此能够通过通道长度的缩短来实现接通电压的降低。
另外，根据半导体装置1，IGBT区域8包括区域分离构造50。区域分离构造50包括浮动区域52以及区域分离沟槽构造53。区域分离沟槽构造53从FET构造35划分出浮动区域52。
由此，包括FET构造35以及区域分离构造50的IE构造51形成于IGBT区域8。在IE构造51中，多个FET构造35以由区域分离构造50分离的形态形成。在该方式中，FET构造35以及区域分离构造50沿第一方向X交替地形成。
区域分离构造50限制向半导体层2注入的空穴的移动。即，空穴在区域分离构造50中迂回并向边界FET构造77流入。由此，在半导体层2，FET构造35的正下方的区域的空穴密度变高。其结果，在IGBT区域8中，能够实现接通电阻的降低以及接通电压的降低。
另一方面，边界区域10包括以与IE构造51相同的形态形成的阱区域71以及阱分离构造72。根据这样的构造，也认为在半导体层2中的阱区域71的正下方的区域空穴密度増加。
但是，阱区域71与浮动区域52不同，成为发射极接地。因此，在pn接合二极管D的反向恢复动作时，能够利用该阱区域71使滞留在半导体层2的空穴迅速地向半导体层2外排出。由此，能够抑制半导体层2中的空穴密度的増加。
另外，在半导体装置1中，RC－IGBT排列12(器件区域)由沿第一方向X排列的IGBT区域8、二极管区域9以及边界区域10形成。更具体而言，RC－IGBT排列12具有环形排列，该环形排列重复地包括IGBT区域8、边界区域10、二极管区域9、边界区域10、IGBT区域8、边界区域10、二极管区域9……。
在半导体装置1中，多个RC－IGBT排列12沿第二方向Y空出间隔地形成。由此，能够在半导体层2的有限的区域适当地形成多个不同的区域，同时能够在半导体层2的不同的区域起到上述效果。
另外，在半导体装置1中，在第二方向Y上相邻的两个RC－IGBT排列12之间的区域形成有感温二极管传感器100。在相邻的RC－IGBT排列12之间的区域形成有栅极配线19、第一感测配线20以及第二感测配线21。
栅极配线19、第一感测配线20以及第二感测配线21沿RC－IGBT排列12并行。栅极配线19分别向在第二方向Y上相邻的两个RC－IGBT排列12的IGBT区域8传递栅极信号。第一感测配线20以及第二感测配线21向感温二极管传感器100传递电信号。根据该构造，能够适当地降低配线形成面积。也就是，通过配线形成面积的降低，能够实现有源区域6的扩张。
图26是与图9对应的部分的剖视图，是表示本发明的第二实施方式的半导体装置161的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图26，半导体装置161的边界区域10包括在俯视时形成于与二极管区域9的阴极区域61重叠的区域的阱区域71。更具体而言，多个阱区域71中的第二接近阱区域71B的一部分在俯视时形成于与阴极区域61重叠的区域。第二接近阱区域71B的一部分在俯视时形成于与集电极区域34重叠的区域。
以上，根据半导体装置161，也能够起到与对半导体装置1叙述的效果相同的效果。
图27是与图9对应的部分的剖视图，是表示本发明的第三实施方式的半导体装置162的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图27，半导体装置162的边界区域10包括在俯视时形成于与二极管区域9的阴极区域61重叠的区域的阱区域71。更具体而言，多个阱区域71中的第二接近阱区域71B的整个区域在俯视时形成于与阴极区域61重叠的区域。第二接近阱区域71B在俯视时不与集电极区域34重叠。
以上，根据半导体装置162，也能够起到与对半导体装置1叙述的效果相同的效果。
图28是与图7对应的部分的剖视图，是表示本发明的第四实施方式的半导体装置163的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图28，半导体装置163的边界区域10包括在俯视时形成于与二极管区域9的阴极区域61重叠的区域的阱区域71。更具体而言，多个阱区域71中的第二接近阱区域71B的整个区域在俯视时形成于与阴极区域61重叠的区域。第二接近阱区域71B在俯视时不与集电极区域34重叠。
另外，与第二接近阱区域71B相邻的阱区域71的一部分在俯视时形成于与阴极区域61重叠的区域。与第二接近阱区域71B相邻的阱区域71的一部分在俯视时形成于与集电极区域34重叠的区域。
以上，根据半导体装置163，也能够起到与对半导体装置1叙述的效果相同的效果。
图29是与图7对应的部分的剖视图，是表示本发明的第五实施方式的半导体装置164的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图29，半导体装置164的边界区域10包括在俯视时形成于与二极管区域9的阴极区域61重叠的区域的阱区域71。边界区域10也可以包括在俯视时形成于与阴极区域61重叠的区域的多个(两个以上)阱区域71。
在该方式中，多个阱区域71中的第二接近阱区域71B的整个区域形成于在俯视时与阴极区域61重叠的区域。第二接近阱区域71B在俯视时不与集电极区域34重叠。
另外，在该方式中，与第二接近阱区域71B相邻的阱区域71的整个区域形成于在俯视时与阴极区域61重叠的区域。与第二接近阱区域71B相邻的阱区域71在俯视时不与集电极区域34重叠。
以上，根据半导体装置164，也能够起到与对半导体装置1叙述的效果相同的效果。
图30是与图10对应的部分的剖视图，是表示本发明的第六实施方式的半导体装置165的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图30，半导体装置165的各阱开口85在对应的阱区域71中使从第一主面3露出的部分的整个区域露出。更具体而言，各阱开口85除了对应的阱区域71以外，还使划分该对应的阱区域71的阱分离构造72露出。各阱开口85使包括对应的阱区域71的边界区域分离构造76以一一对应的关系露出。
各阱开口85也可以使形成于边界区域分离构造76的两侧的发射极插头电极91露出。各阱开口85也可以使发射极插头电极91的上表面、以及在发射极插头电极91面向边界区域分离构造76的侧面露出。
发射极端子电极13在各阱开口85内包覆在阱区域71中从第一主面3露出的部分的整个区域，并与该阱区域71电连接。发射极端子电极13在各阱开口85内包覆阱分离电极层75，且与该阱分离电极层75电连接。发射极端子电极13在各阱开口85内包覆发射极插头电极91的上表面以及侧面，且与该发射极插头电极91电连接。
以上，根据半导体装置165，也能够起到与对半导体装置1叙述的效果相同的效果。
图31是与图7对应的部分的剖视图，是表示本发明的第七实施方式的半导体装置166的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图31，半导体装置166的边界区域10包括与发射极端子电极13电绝缘的一个或者多个阱区域71。也就是，边界区域10包括多个阱区域71以及一个或者多个浮动区域52。边界区域10也可以包括形成于第一接近阱区域71A以及第二接近阱区域71B之间的区域的一个或者多个浮动区域52。
以上，根据半导体装置166，也能够起到与对半导体装置1叙述的效果相同的效果。
图32是与图7对应的部分的剖视图，是表示本发明的第八实施方式的半导体装置167的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图32，在该方式中，半导体装置167的边界区域10不具有阱分离构造72。在该方式中，阱区域71在俯视时沿第一方向X空出间隔地形成多个。多个阱区域71隔着半导体层2的一部分区域而在与第一主面3平行的横向上对置。
以上，根据半导体装置167，也能够起到与对半导体装置1叙述的效果相同的效果。
图33是与图7对应的部分的剖视图，是表示本发明的第九实施方式的半导体装置168的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图33，半导体装置168的边界区域10包括一个阱区域71。一个阱区域71由区域分离构造50从IGBT区域8以及二极管区域9划分出。也就是，边界区域10具有第一接近阱区域71A以及第二接近阱区域71B一体形成的构造。
一个阱区域71的整个区域在俯视时与集电极区域34重叠。一个阱区域71也可以具有在俯视时与集电极区域34重叠的部分、以及与阴极区域61重叠的部分。
在该方式中，阳极开口84使阳极区域62以及阱区域71露出。发射极端子电极13在阳极开口84与阳极区域62以及阱区域71电连接。
以上，根据半导体装置168，也能够起到与对半导体装置1叙述的效果相同的效果。
图34是与图9对应的部分的剖视图，是表示本发明的第十实施方式的半导体装置169的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图34，在该方式中，半导体装置169的二极管区域9不具有阳极分离构造63。在该方式中，阳极区域62在俯视时沿第一方向X空出间隔地形成多个。
多个阳极区域62隔着半导体层2的一部分区域而在与第一主面3平行的横向上对置。在该方式中，多个阳极开口84形成于层间绝缘层80。多个阳极开口84以一一对应的关系使多个阳极区域62露出。
更具体而言，各阳极开口84贯通层间绝缘层80以及主面绝缘层79，且使阳极区域62露出。各阳极开口84以开口宽度从开口侧朝向底壁侧变窄的方式形成。
更具体而言，各阳极开口84具有宽幅部以及窄幅部。各阳极开口84的宽幅部形成于第二层间绝缘层82。各阳极开口84的窄幅部具有比宽幅部小的开口宽度。各阳极开口84的窄幅部形成于第一层间绝缘层81。发射极端子电极13在多个阳极开口84中与多个阳极区域62电连接。
以上，根据半导体装置169，也能够起到与对半导体装置1叙述的效果相同的效果。
图35是与图9对应的部分的剖视图，是表示本发明的第十一实施方式的半导体装置170的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图35，半导体装置170的二极管区域9包括一个阳极区域62。一个阳极区域62由阳极分离构造63从相邻的边界区域10划分出。
以上，根据半导体装置170，也能够起到与对半导体装置1叙述的效果相同的效果。
图36是与图2对应的部分的俯视图，是表示本发明的第十二实施方式的半导体装置171的俯视图。图37是与图9对应的部分的剖视图，是用于说明图36所示的半导体装置171的构造的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。在图36中，由点状的影线示出形成于第二主面4的表层部的集电极区域34。
参照图36～图38，在该方式中，半导体装置171不具备边界区域10。也就是，在该方式中，RC－IGBT排列12包括沿第一方向X排列的IGBT区域8以及二极管区域9。
更具体而言，RC－IGBT排列12具有环形排列，该环形排列重复地包括沿第一方向X排列成一列的IGBT区域8、二极管区域9、IGBT区域8、二极管区域9……。
在有源区域6中，具有这样的构造的多个(在该方式中为六个)RC－IGBT排列12在第二方向Y空出间隔地形成(也同时参照图1)。RC－IGBT排列12具有位于侧面5B侧的起点以及位于侧面5D侧的终点。RC－IGBT排列12的起点也可以是IGBT区域8或者二极管区域9。RC－IGBT排列12的终点也可以是IGBT区域8或者二极管区域9。
参照图37，各IGBT区域8包括形成于第二主面4的表层部的集电极区域34。在该方式中，集电极区域34横穿IGBT区域8以及二极管区域9之间的边界并从IGBT区域8向二极管区域9被引出。也就是，集电极区域34包括沿第一方向X从IGBT区域8向二极管区域9被引出的引出集电极区域172。
在该方式中，引出集电极区域172在俯视时形成为沿二极管区域9的周缘延伸的帯状。更具体而言，引出集电极区域172在俯视时形成为包围二极管区域9的内方区域的环状。进一步具体而言，引出集电极区域172在俯视时形成为包围二极管区域9的内方区域的无端状。
在二极管区域9中的第二主面4的表层部，在引出集电极区域172以外的区域形成有阴极区域61。也就是，在该方式中，阴极区域61在二极管区域9中由集电极区域34(引出集电极区域172)包围。
引出集电极区域172在俯视时以预定的重叠宽度W与二极管区域9重叠。重叠宽度W的起点设定于IGBT区域8以及二极管区域9的边界。在该方式中，重叠宽度W的起点设定于与IGBT区域8最接近且与阳极区域62相接的阳极分离沟槽64的中央部。重叠宽度W的终点设定于引出集电极区域172以及阴极区域61的边界。
二极管区域9的相对于宽度WD的重叠宽度W的比W/WD也可以为0.001以上且0.5以下。比W/WD也可以为0.001以上且0.01以下、0.01以上且0.05以下、0.05以上且0.1以下、0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、0.35以上且0.4以下、0.4以上且0.45以下、或者0.45以上且0.5以下。
重叠宽度W也可以为1μm以上且200μm以下。重叠宽度W也可以为1μm以上且50μm以下、50μm以上且100μm以下、100μm以上且150μm以下、或者150μm以上且200μm以下。重叠宽度W也可以为1μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、80μm以上且100μm以下、100μm以上且120μm以下、120μm以上且140μm以下、140μm以上且160μm以下、160μm以上且180μm以下、或者180μm以上且200μm以下。
重叠宽度W也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、40μm以上且50μm以下、50μm以上且60μm以下、60μm以上且70μm以下、70μm以上且80μm以下、80μm以上且90μm以下、90μm以上且100μm以下、100μm以上且110μm以下、110μm以上且120μm以下、120μm以上且130μm以下、130μm以上且140μm以下、140μm以上且150μm以下、150μm以上且160μm以下、160μm以上且170μm以下、170μm以上且180μm以下、180μm以上且190μm以下、或者190μm以上且200μm以下。
引出集电极区域172优选在法线方向Z上至少与一个阳极区域62对置。引出集电极区域172也可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或者20个阳极区域62对置。
引出集电极区域172优选在法线方向Z上至少与一个阳极分离沟槽64对置。引出集电极区域172也可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或者20个阳极分离沟槽64对置。
图38是通过模拟来调查pn接合二极管D的反向恢复特性的图表。在图38中，纵轴表示电流密度[A·cm-2]，横轴表示时间[μs]。
图38示出了第一特性α、第二特性β以及第三特性γ。第一特性α表示将重叠宽度W设为0μm的情况的pn接合二极管D的反向恢复电流特性。第二特性β表示将重叠宽度W设为100μm的情况的pn接合二极管D的反向恢复电流特性。第三特性γ表示将重叠宽度W设为150μm的情况的pn接合二极管D的反向恢复电流特性。
参照第一特性α、第二特性β以及第三特性γ，pn接合二极管D的反向恢复电流伴随重叠宽度W的増加而下降。另外，pn接合二极管D的反向恢复时间伴随重叠宽度W的増加而缩短。也就是，反向恢复损失伴随重叠宽度W的増加而下降。
图39A～图39C是通过模拟来调查将重叠宽度W分别设为0μm、100μm以及150μm的情况的在图36所示的测定点P的空穴电流密度的图。在图39A～图39C中，由影线示出密度高的区域。
参照图39A，在将重叠宽度W设为0μm的情况下，在pn接合二极管D反向动作时，被拉回的空穴滞留在IGBT区域8以及二极管区域9的边界附近。因此，在IGBT区域8以及二极管区域9的边界附近形成比较高的空穴电流密度。尤其是，在导入有IE构造51的IGBT区域8中，在IGBT区域8以及二极管区域9的边界附近，明显观察到被拉回的空穴所引起的空穴电流密度的増加。
参照图39B，在将重叠宽度W设为100μm的情况下，IGBT区域8以及二极管区域9的边界附近的空穴电流密度比将重叠宽度W设为0μm的情况减少。这是因为，在IGBT区域8以及二极管区域9的边界附近，向半导体层2注入的空穴减少。
参照图39C，在将重叠宽度W设为150μm的情况下，IGBT区域8以及二极管区域9的边界附近的空穴电流密度比将重叠宽度W设为100μm的情况进一步减少。
以上，根据半导体装置171，各IGBT区域8包括集电极区域34，该集电极区域34在第二主面4的表层部横穿IGBT区域8以及二极管区域9之间的边界，并从IGBT区域8向二极管区域9被引出。也就是，集电极区域34包括沿第一方向X从IGBT区域8向二极管区域9被引出的引出集电极区域172。二极管区域9的阴极区域61在第二主面4的表层部形成于引出集电极区域172以外的区域。
由此，在pn接合二极管D的反向恢复动作时，能够使二极管区域9以及边界区域10的边界附近的空穴的密度降低。其结果，能够抑制二极管区域9以及边界区域10的边界附近的空穴的滞留，因此能够抑制pn接合二极管D的反向恢复电流。因而，能够实现反向恢复损失的降低。
另外，根据半导体装置171，引出集电极区域172在俯视时形成为在IGBT区域8以及二极管区域9的边界附近沿二极管区域9的周缘的帯状。由此，能够使IGBT区域8以及二极管区域9的边界附近的空穴电流密度适当地降低。
另外，引出集电极区域172在俯视时形成为包围二极管区域9的内方区域的环状。由此，能够适当地抑制二极管区域9的周缘的空穴电流密度的不希望的増加。
图40是与图2对应的部分的俯视图，是表示本发明的第十三实施方式的半导体装置173的俯视图。图41是与图9对应的部分的剖视图，是用于说明图40所示的半导体装置173的构造的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。在图40中，由点状的影线示出形成于第二主面4的表层部的集电极区域34。
参照图40以及图41，半导体装置173具有第一实施方式的半导体装置1以及第十二实施方式的半导体装置171组合而成的构造。
在该方式中，集电极区域34包括沿第一方向X从IGBT区域8横穿边界区域10并向二极管区域9被引出的引出集电极区域172。
引出集电极区域172在边界区域10中在法线方向Z上与全部的阱区域71对置。另外，引出集电极区域172在法线方向Z上与全部的阱分离沟槽73对置。另外，引出集电极区域172在法线方向Z与全部的边界FET构造77对置。
引出集电极区域172在俯视时形成为沿二极管区域9的周缘的帯状。更具体而言，引出集电极区域172在俯视时形成为包围二极管区域9的内方区域的环状。进一步具体而言，引出集电极区域172在俯视时形成为包围二极管区域9的内方区域的无端状。
在二极管区域9中的第二主面4的表层部，在引出集电极区域172以外的区域形成有阴极区域61。也就是，在该方式中，阴极区域61在二极管区域9中由集电极区域34(引出集电极区域172)包围。
引出集电极区域172在俯视时以预定的重叠宽度W与二极管区域9重叠。在该方式中，重叠宽度W的起点设定于边界区域10以及二极管区域9的边界。在该方式中，重叠宽度W的起点设定于与边界区域10最接近且与阳极区域62相接的阳极分离沟槽64的中央部。重叠宽度W的终点设定于引出集电极区域172以及阴极区域61的边界。
二极管区域9的相对于宽度WD的重叠宽度W的比W/WD也可以为0.001以上且0.5以下。比W/WD也可以为0.001以上且0.01以下、0.01以上且0.05以下、0.05以上且0.1以下、0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、0.35以上且0.4以下、0.4以上且0.45以下、或者0.45以上且0.5以下。
重叠宽度W也可以为1μm以上且200μm以下。重叠宽度W也可以为1μm以上且50μm以下、50μm以上且100μm以下、100μm以上且150μm以下、或者150μm以上且200μm以下。重叠宽度W也可以为1μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、80μm以上且100μm以下、100μm以上且120μm以下、120μm以上且140μm以下、140μm以上且160μm以下、160μm以上且180μm以下、或者180μm以上且200μm以下。
重叠宽度W也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、40μm以上且50μm以下、50μm以上且60μm以下、60μm以上且70μm以下、70μm以上且80μm以下、80μm以上且90μm以下、90μm以上且100μm以下、100μm以上且110μm以下、110μm以上且120μm以下、120μm以上且130μm以下、130μm以上且140μm以下、140μm以上且150μm以下、150μm以上且160μm以下、160μm以上且170μm以下、170μm以上且180μm以下、180μm以上且190μm以下、或者190μm以上且200μm以下。
引出集电极区域172优选在法线方向Z上至少与一个阳极区域62对置。引出集电极区域172也可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或者20个阳极区域62对置。
引出集电极区域172优选在法线方向Z上至少与一个阳极分离沟槽64对置。引出集电极区域172也可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或者20个阳极分离沟槽64对置。
以上，根据半导体装置173，能够起到对第一实施方式的半导体装置1叙述的效果。另外，根据半导体装置173，也能够起到对第十二实施方式的半导体装置171叙述的效果。
也就是，根据半导体装置173，在pn接合二极管D的反向恢复动作时，能够利用阱区域71迅速地排出存在于边界区域10的空穴。由此，能够抑制边界区域10中的空穴的滞留，因此能够抑制反向恢复电流。其结果，能够实现反向恢复损失的降低。
另外，根据半导体装置173，集电极区域34包括沿第一方向X从IGBT区域8横穿边界区域10并向二极管区域9被引出的引出集电极区域172。由此，在pn接合二极管D的反向恢复动作时，能够使二极管区域9以及边界区域10的边界附近的空穴的密度降低。其结果，能够抑制二极管区域9以及边界区域10的边界附近的空穴的滞留，因此能够抑制反向恢复电流。因而，能够实现反向恢复损失的降低。
在该方式中，说明了向第一实施方式的半导体装置1组合引出集电极区域172而成的构造。但是，也可以向第六实施方式的半导体装置165组合引出集电极区域172。另外，也可以向第七实施方式的半导体装置166组合引出集电极区域172。
另外，也可以向第八实施方式的半导体装置167组合引出集电极区域172。另外，也可以向第九实施方式的半导体装置168组合引出集电极区域172。
另外，也可以向第十实施方式的半导体装置169组合引出集电极区域172。另外，也可以向第十一实施方式的半导体装置170组合引出集电极区域172。
图42是表示半导体模块201的一个方式例的立体图。
参照图42，在半导体模块201组装一个或者两个以上的半导体芯片202。在该方式中，半导体模块201具有两个半导体芯片202组装而成的构造。以下，为了方便，将两个半导体芯片202分别称为第一半导体芯片202A以及第二半导体芯片202B。
第一半导体芯片202A适合上述的第一～第十三实施方式的半导体装置1、161、162、163、164、165、166、167、168、169、170、171、173任意一个。第二半导体芯片202B适合上述的第一～第十三实施方式的半导体装置1、161、162、163、164、165、166、167、168、169、170、171、173的任意一个。
半导体模块201包括收纳第一半导体芯片202A以及第二半导体芯片202B的箱体203。箱体203包括树脂外壳204以及支撑基板205。支撑基板205是用于支撑第一半导体芯片202A以及第二半导体芯片202B的基板。
树脂外壳204包括底壁206以及侧壁207A、207B、207C、207D。底壁206在从其法线方向观察的俯视时形成为四边形状(在该方式中为长方形状)。
在底壁206形成有贯通孔208。贯通孔208在底壁206形成于从周缘向内方区域空出间隔的区域。在该方式中，贯通孔208在俯视时形成为四边形状(在该方式中为长方形状)。
侧壁207A～207D从底壁206的周缘朝向与底壁206相反的一侧竖立设置。侧壁207A以及侧壁207C沿底壁206的短边方向延伸而在底壁206的长边方向上对置。侧壁207B以及侧壁207D沿底壁206的长边方向延伸而在底壁206的短边方向上对置。侧壁207A～207D在与底壁206相反的一侧划分开口209。侧壁207A～207D在与底壁206之间划分内部空间210。
在内部空间210的四角分别形成有螺栓插通孔211、212、213、214。内部空间210由未图示的盖部件封闭。盖部件利用螺栓固定于螺栓插通孔211、212、213、214。
树脂外壳204包括多个端子支撑部215、216、217、218。在该方式中，多个端子支撑部215～218包括第一端子支撑部215、第二端子支撑部216、第三端子支撑部217以及第四端子支撑部218。
第一端子支撑部215以及第二端子支撑部216安装于侧壁207A的外壁。在该方式中，第一端子支撑部215以及第二端子支撑部216与侧壁207A的外壁一体地形成。第一端子支撑部215以及第二端子支撑部216在短边方向上空出间隔地形成。第一端子支撑部215以及第二端子支撑部216形成为块状。第一端子支撑部215以及第二端子支撑部216从侧壁207A的外壁朝向长边方向外侧突出。
第三端子支撑部217以及第四端子支撑部218安装于侧壁207C的外壁。在该方式中，第三端子支撑部217以及第四端子支撑部218与侧壁207C的外壁一体地形成。第三端子支撑部217以及第四端子支撑部218在短边方向上空出间隔地形成。第三端子支撑部217以及第四端子支撑部218形成为块状。第三端子支撑部217以及第四端子支撑部218从侧壁207C的外壁朝向长边方向外侧突出。
第一端子支撑部215、第二端子支撑部216、第三端子支撑部217以及第四端子支撑部218分别具有支撑壁219。支撑壁219位于比底壁206靠开口209侧的区域。各支撑壁219在俯视时形成为四边形状。
在第一端子支撑部215以及第二端子支撑部216之间的区域形成有第一螺栓插通孔221。在第三端子支撑部217以及第四端子支撑部218之间的区域形成有第二螺栓插通孔222。
支撑基板205包括散热板225、绝缘材226以及电路部227。支撑基板205以电路部227从底壁206的贯通孔208露出的方式安装于树脂外壳204的外表面。支撑基板205也可以通过散热板225粘接于树脂外壳204的外表面来安装于树脂外壳204的外表面。
散热板225也可以是金属板。散热板225也可以是由金属膜包覆的绝缘板。散热板225在从其法线方向观察的俯视时形成为四边形状(在该方式中为长方形状)。
绝缘材226形成于散热板225之上。绝缘材226也可以是包括绝缘材料的安装基板。绝缘材226也可以是以膜状形成于散热板225之上的绝缘膜。
电路部227经由绝缘材226形成于散热板225之上。电路部227包括多个配线231、232、233、第一半导体芯片202A以及第二半导体芯片202B。在该方式中，配线231～233包括第一集电极配线231、第二集电极配线232以及发射极配线233。
第一集电极配线231形成为板状或者膜状。第一集电极配线231在俯视时形成为四边形状。第一集电极配线231在散热板225配置于长边方向一侧(侧壁207A侧)以及短边方向一侧(侧壁207D侧)的区域。
第二集电极配线232形成为板状或者膜状。第二集电极配线232在俯视时形成为四边形状。第二集电极配线232从第一集电极配线231空出间隔地在散热板225配置于长边方向另一侧(侧壁207C侧)以及短边方向一侧(侧壁207D侧)的区域。
发射极配线233形成为板状或者膜状。发射极配线233在俯视时形成为四边形状。发射极配线233从第一集电极配线231以及第二集电极配线232空出间隔地在散热板225配置于短边方向另一侧(侧壁207B侧)的区域。在该方式中，发射极配线233形成于沿散热板225的长边方向延伸的长方形状。
第一半导体芯片202A以使集电极端子电极32与散热板对置的姿势配置在第一集电极配线231之上。第一半导体芯片202A的集电极端子电极32经由导电性接合材而与第一集电极配线231接合。第一半导体芯片202A的集电极端子电极32与第一集电极配线231电连接。导电性接合材也可以包括焊锡或者导电性胶。
第二半导体芯片202B以使集电极端子电极32与散热板对置的姿势配置在第二集电极配线232之上。第二半导体芯片202B的集电极端子电极32经由导电性接合材而与第二集电极配线232接合。第二半导体芯片202B的集电极端子电极32与第二集电极配线232电连接。导电性接合材也可以包括焊锡或者导电性胶。
半导体模块201包括多个端子234、235、236、237。多个端子234～237包括集电极端子234、第一发射极端子235、通用端子236以及第二发射极端子237。
集电极端子234配置于第一端子支撑部215。集电极端子234与第一集电极配线231电连接。集电极端子234包括第一区域238以及第二区域239。集电极端子234的第一区域238位于内部空间210外。集电极端子234的第二区域239位于内部空间210内。
集电极端子234的第一区域238由第一端子支撑部215的支撑壁219支撑。集电极端子234的第二区域239从第一区域238贯通侧壁207A而向内部空间210内被引出。集电极端子234的第二区域239与第一集电极配线231电连接。
第一发射极端子235配置于第二端子支撑部216。第一发射极端子235与发射极配线233电连接。第一发射极端子235包括第一区域240以及第二区域241。第一发射极端子235的第一区域240位于内部空间210外。第一发射极端子235的第二区域241位于内部空间210内。
第一发射极端子235的第一区域240由第二端子支撑部216的支撑壁219支撑。第一发射极端子235的第二区域241从第一区域240贯通侧壁207A而向内部空间210内被引出。第一发射极端子235的第二区域241与发射极配线233电连接。
通用端子236配置于第三端子支撑部217。通用端子236与第二集电极配线232电连接。通用端子236包括第一区域242以及第二区域243。通用端子236的第一区域242位于内部空间210外。通用端子236的第二区域243位于内部空间210内。
通用端子236的第一区域242由第二端子支撑部216的支撑壁219支撑。通用端子236的第二区域243从第一区域240贯通侧壁207C而向内部空间210内被引出。通用端子236的第二区域243与第二集电极配线232电连接。
第二发射极端子237配置于第四端子支撑部218。第二发射极端子237与发射极配线233电连接。第二发射极端子237包括第一区域244以及第二区域245。第二发射极端子237的第一区域244位于内部空间210外。第二发射极端子237的第二区域245位于内部空间210内。
第二发射极端子237的第一区域244由第四端子支撑部218的支撑壁219支撑。第二发射极端子237的第二区域245从第一区域244贯通侧壁207C而向内部空间210内被引出。第二发射极端子237的第二区域245与发射极配线233电连接。
半导体模块201包括多个(在该方式中为六个)侧壁端子246A～246H。多个侧壁端子246A～246H在内部空间210沿侧壁207D空出间隔地配置。
多个侧壁端子246A～246H分别包括内部连接部247以及外部连接部248。内部连接部247配置于底壁206。外部连接部248从内部连接部247沿侧壁207D以线状延伸并向内部空间210外被引出。
多个侧壁端子246A～246H包括第一半导体芯片202A用的三个侧壁端子246A～246D、以及第二半导体芯片202B用的三个侧壁端子246E～246H。
侧壁端子246A～246D沿短边方向与第一集电极配线231对置。侧壁端子246A形成为与第一半导体芯片202A的栅极端子电极14连接的栅极端子。
侧壁端子246B～246D分别形成为与第一半导体芯片202A的第一感测端子电极15、第二感测端子电极16以及电流检测端子电极17连接的端子。侧壁端子246B～246D中的至少一个也可以为开放端子。
侧壁端子246E～246H沿短边方向与第二集电极配线232对置。侧壁端子246E形成为与第二半导体芯片202B的栅极端子电极14连接的栅极端子。
侧壁端子246F～246H分别形成为与第二半导体芯片202B的第一感测端子电极15、第二感测端子电极16、电流检测端子电极17连接的端子。侧壁端子246F～246H中的至少一个也可以为开放端子。
半导体模块201包括多个导线249A～249J。多个导线249A～249J也可以分别包括金、银、铜或者铝中的至少一种。导线249A～249J也可以分别包括接合引线。导线249A～249J也可以分别包括导电板。
多个导线249A～249J包括第一导线249A、第二导线249B、第三导线249C、第四导线249D、第五导线249E、第六导线249F、第七导线249G、第八导线249H、第九导线249I以及第十导线249J。
第一导线249A连接集电极端子234以及第一集电极配线231。第二导线249B连接第一发射极端子235以及发射极配线233。第三导线249C连接通用端子236以及第二集电极配线232。
第四导线249D连接第二发射极端子237以及发射极配线233。第五导线249E连接第一半导体芯片202A的发射极端子电极13以及第二集电极配线232。第六导线249F连接第二半导体芯片202B的发射极端子电极13以及发射极配线233。
第七导线249G连接第一半导体芯片202A的栅极端子电极14以及侧壁端子246A。第八导线249H连接第二半导体芯片202B的栅极端子电极14以及侧壁端子246E。
第九导线249I连接第一半导体芯片202A的第一感测端子电极15、第二感测端子电极16以及电流检测端子电极17与侧壁端子246B～246D。第十导线249J连接第二半导体芯片202B的第一感测端子电极15、第二感测端子电极16以及电流检测端子电极17与侧壁端子246F～246H。
图43是表示图42所示的半导体模块201的电气的构造的电路图。
参照图43，半导体模块201包括半桥电路250。半桥电路250包括第一半导体芯片202A以及第二半导体芯片202B。第一半导体芯片202A构成半桥电路250的高电压侧臂。第二半导体芯片202B构成半桥电路250的低电压侧臂。
在第一半导体芯片202A的栅极端子电极14连接有栅极端子(侧壁端子246A)。在第一半导体芯片202A的集电极端子电极32连接有集电极端子234。
在第一半导体芯片202A的发射极端子电极13连接有第二半导体芯片202B的集电极端子电极32。在第一半导体芯片202A的发射极端子电极13以及第二半导体芯片202B的集电极端子电极32的连接部连接有通用端子236。
在第二半导体芯片202B的栅极端子电极14连接有栅极端子(侧壁端子246D)。在第二半导体芯片202B的发射极端子电极13连接有第一发射极端子235(第二发射极端子237)。
在第一半导体芯片202A的栅极端子电极14，也可以经由栅极端子(侧壁端子246A)连接栅极驱动器IC等。在第二半导体芯片202B的栅极端子电极14，也可以经由栅极端子(侧壁端子246D)连接栅极驱动器IC等。
在具有U相、V相以及W相的三相马达中，半导体模块201也可以是使U相、V相以及W相的任意一相驱动的逆变器模块。也可以由于三相马达的U相、V相以及W相对应的三个半导体模块201构成驱动三相马达的逆变器装置。
该情况下，在各半导体模块201的集电极端子234以及第一发射极端子235(第二发射极端子237)连接直流电源。另外，在各半导体模块201的通用端子236连接三相马达的U相、V相以及W相的任意一相作为负荷。在逆变器装置中，第一半导体芯片202A以及第二半导体芯片202B以预定的开关模式驱动控制。由此，直流电压被变换成三相交流电压，三相马达被正弦波驱动。
本发明也能够以其它方式来实施。
在上述的各实施方式中，半导体层2也可以具有包括p型的半导体基板和形成于半导体基板之上的n－型外延层的层叠构造来代替n－型的半导体基板31。
p型的半导体基板以及n－型的外延层均可以为硅制。n－型的外延层使硅从p型的半导体基板的主面外延成长来形成。该情况下，p型的半导体基板与集电极区域34对应。另外，n－型的外延层与漂移区域对应。
在上述各实施方式中，也可以采用各半导体部分的导电型反转而成的构造。也就是，p型的部分也可以形成为n型、n型的部分也可以形成为p型。
以下表示从该说明书以及附图提取的特征例。
[项1]一种半导体装置，其包括：第一导电型的半导体层，其包括一侧的第一主面及另一侧的第二主面；二极管区域，其包括形成于上述第一主面的表层部的第二导电型的第一杂质区域、以及形成于上述第二主面的表层部的第一导电型的第二杂质区域；以及IGBT区域，其包括FET构造和第二导电型的集电极区域，该FET构造包括形成于上述第一主面的第二导电型的主体区域、形成于上述主体区域的表层部的第一导电型的发射极区域、以及经由栅极绝缘层而与上述主体区域及上述发射极区域对置的栅极电极，该第二导电型的集电极区域形成于上述第二主面的表层部，且具有向上述二极管区域被引出的引出区域。
根据该半导体装置，在二极管的反向恢复动作时，能够使IGBT区域以及二极管区域的边界附近的载流子的密度降低。由此，能够抑制IGBT区域以及二极管区域的边界附近的载流子的滞留，因此能够抑制反向恢复电流。其结果，能够实现反向恢复损失的降低。
[项2]根据项1所述的半导体装置，还包括：在上述第一主面上与上述发射极区域及上述第一杂质区域电连接的第一主面电极；以及在上述第二主面上与上述集电极区域及上述第二杂质区域电连接的第二主面电极。
[项3]根据项1或者2所述的半导体装置，上述集电极区域的上述引出区域在上述第一主面的法线方向上与上述二极管区域的上述第一杂质区域对置。
[项4]根据项1～3中任一项所述的半导体装置，上述二极管区域包括多个上述第一杂质区域，上述集电极区域的上述引出区域在上述第一主面的法线方向上至少与一个上述第一杂质区域对置。
[项5]根据项4所述的半导体装置，上述二极管区域包括沟槽，该沟槽以划分上述第一杂质区域的方式形成于多个上述第一杂质区域之间的区域，上述集电极区域的上述引出区域在上述第一主面的法线方向上与上述沟槽对置。
[项6]根据项5所述的半导体装置，上述二极管区域包括多个上述沟槽，上述集电极区域的上述引出区域在上述第一主面的法线方向上至少与一个上述沟槽对置。
[项7]根据项1～6中任一项所述的半导体装置，在俯视时，上述集电极区域的上述引出区域相对于上述二极管区域的重叠宽度为1μm以上且200μm以下。
[项8]根据项1～7中任一项所述的半导体装置，还包括边界区域，该边界区域具有在上述IGBT区域以及上述二极管区域之间的区域形成于上述半导体层的上述第一主面的表层部且与上述发射极区域电连接的第二导电型的阱区域。
根据该半导体装置，在二极管的反向恢复动作时，能够利用阱区域迅速地地排出存在于边界区域的载流子。由此，能够抑制边界区域的载流子的滞留，因此能够抑制反向恢复电流。其结果，能够实现反向恢复损失的降低。
[项9]根据项8所述的半导体装置，上述集电极区域的上述引出区域横穿上述边界区域而向上述二极管区域被引出，且在上述第一主面的法线方向上与上述阱区域对置。
根据该半导体装置，在二极管的反向恢复动作时，能够使边界区域以及二极管区域的边界附近的载流子的密度降低。由此，能够抑制边界区域以及二极管区域的边界附近的载流子的滞留，因此能够抑制反向恢复电流。其结果，能够实现反向恢复损失的降低。
[项10]根据项8或者9所述的半导体装置，上述边界区域具有形成于上述第一主面的表层部的第二导电型的边界主体区域、形成于上述边界主体区域的表层部的第一导电型的边界发射极区域、以及经由边界栅极绝缘层而与上述边界主体区域及上述边界发射极区域对置的边界栅极电极，并包括在上述第一主面形成于与上述阱区域相邻的区域的边界FET构造，上述集电极区域的上述引出区域在上述第一主面的法线方向上与上述边界FET构造对置。
[项11]根据项10所述的半导体装置，在上述边界区域，上述阱区域由形成于上述第一主面的阱分离沟槽从上述边界FET构造划分出，上述集电极区域的上述引出区域沿上述第一主面的法线方向与上述阱分离沟槽对置。
[项12]根据项8或者9所述的半导体装置，多个上述阱区域形成于上述第一主面的表层部，上述集电极区域的上述引出区域在上述第一主面的法线方向上与多个上述阱区域对置。
[项13]根据项12所述的半导体装置，上述边界区域具有形成于上述第一主面的表层部的第二导电型的边界主体区域、形成于上述边界主体区域的表层部的第一导电型的边界发射极区域、以及经由边界栅极绝缘层而与上述边界主体区域及上述边界发射极区域对置的边界栅极电极，并包括在上述第一主面形成于多个上述阱区域之间的区域的边界FET构造，上述集电极区域的上述引出区域在上述第一主面的法线方向上与上述边界FET构造对置。
[项14]根据项13所述的半导体装置，上述阱区域由形成于上述第一主面的阱分离沟槽从上述边界FET构造划分出，上述集电极区域的上述引出区域在上述第一主面的法线方向上与上述阱分离沟槽对置。
[项15]根据项8～14中任一项所述的半导体装置，在俯视时，上述IGBT区域、上述边界区域、上述二极管区域、上述边界区域以及上述IGBT区域沿一个方向以该顺序形成。
[项16]根据项7～15中任一项所述的半导体装置，在俯视时，上述二极管区域、上述边界区域、上述IGBT区域、上述边界区域以及上述二极管区域沿一个方向以该顺序形成。
[项17]根据项1～16中任一项所述的半导体装置，上述IGBT区域包括在上述第一主面的表层部形成于与上述FET构造相邻的区域的第二导电型的浮动区域。
[项18]根据项17所述的半导体装置，上述IGBT区域包括多个上述FET构造、以及在述第一主面的表层部形成于多个上述FET构造之间的区域的上述浮动区域。
[项19]根据项17或者18所述的半导体装置，上述浮动区域以电浮遊状态形成。
[项20]根据项17～19任一项中所述的半导体装置，上述浮动区域由形成于上述第一主面的区域分离沟槽从上述FET构造划分。
[项21]根据项1～20中任一项所述的半导体装置，上述栅极电极在形成于上述第一主面的栅极沟槽内隔着上述栅极绝缘而与上述主体区域及上述发射极区域对置。
本申请对应于2018年5月30日在日本国特许厅提出的特愿2018－103900号，本申请的所有公开内容在此通过引用而录入。虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的权利要求书限定。
符号的说明
1—半导体装置，2—半导体层，3—第一主面，4—第二主面，8—IGBT区域，9—二极管区域，10—边界区域，34—集电极区域，35—FET构造，39—栅极沟槽，40—栅极绝缘层，41—栅极电极，45—主体区域，46—发射极区域，52—浮动区域，54—区域分离沟槽，71—阱区域，77—边界FET构造，161—半导体装置，162—半导体装置，163—半导体装置，164—半导体装置，165—半导体装置，166—半导体装置，167—半导体装置，168—半导体装置，169—半导体装置，170—半导体装置，171—半导体装置，173—半导体装置，Z—法线方向。

Claims (19)

1.一种半导体装置，其特征在于，包括：
半导体层，其包括一侧的第一主面及另一侧的第二主面；
IGBT区域，其包括FET构造和第一导电型的集电极区域，该FET构造包括形成于上述第一主面的表层部的第一导电型的主体区域、形成于上述主体区域的表层部的第二导电型的发射极区域、经由栅极绝缘层而与上述主体区域及上述发射极区域对置的栅极电极，该第一导电型的集电极区域形成于上述第二主面的表层部；
二极管区域，其包括形成于上述第一主面的表层部的第一导电型的第一杂质区域和形成于上述第二主面的表层部的第二导电型的第二杂质区域；
边界区域，其包括在上述IGBT区域及上述二极管区域之间的区域形成于上述第一主面的表层部的第一导电型的阱区域；
沟槽，其以划分上述二极管区域及上述边界区域的方式在上述二极管区域及上述边界区域之间的区域形成于上述第一主面，具有上述二极管区域侧的一端及上述阱区域侧的另一端；以及
第一主面电极，其在上述第一主面上与上述发射极区域、上述第一杂质区域及上述阱区域电连接，
上述二极管区域与上述沟槽的上述一端侧邻接地形成，
上述阱区域与上述沟槽的上述另一端侧邻接地形成。
2.根据权利要求1所述的半导体装置，其特征在于，
还包括第二主面电极，该第二主面电极在上述第二主面上与上述集电极区域及上述第二杂质区域电连接。
3.根据权利要求1所述的半导体装置，其特征在于，
上述边界区域包括在俯视时形成于与上述集电极区域重叠的区域的上述阱区域。
4.根据权利要求1所述的半导体装置，其特征在于，
上述边界区域包括在俯视时形成于不与上述第二杂质区域重叠的区域的上述阱区域。
5.根据权利要求1所述的半导体装置，其特征在于，
在俯视时，上述IGBT区域、上述边界区域、上述二极管区域、上述边界区域以及上述IGBT区域沿一个方向以该顺序形成。
6.根据权利要求1所述的半导体装置，其特征在于，
在俯视时，上述二极管区域、上述边界区域、上述IGBT区域、上述边界区域以及上述二极管区域沿一个方向以该顺序形成。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述边界区域包括形成于上述第一主面的表层部的第一导电型的边界主体区域、形成于上述边界主体区域的表层部的第二导电型的边界发射极区域、以及经由边界栅极绝缘层而与上述边界主体区域及上述边界发射极区域对置的边界栅极电极，并包括在上述第一主面形成于与上述阱区域相邻的区域的边界FET构造。
8.根据权利要求7所述的半导体装置，其特征在于，
多个上述阱区域形成于上述第一主面的表层部，
上述边界FET构造在上述第一主面的表层部形成于多个上述阱区域之间的区域。
9.根据权利要求7所述的半导体装置，其特征在于，
通过形成于上述第一主面的区域分离沟槽而从上述边界FET构造划分出上述阱区域。
10.根据权利要求7所述的半导体装置，其特征在于，
上述IGBT区域包括以在上述第一主面的表层部与上述FET构造相邻的方式形成的第一导电型的浮动区域。
11.根据权利要求10所述的半导体装置，其特征在于，
上述IGBT区域包括空出间隔地形成的多个上述FET构造、以及在上述第一主面的表层部形成于多个上述FET构造之间的区域的上述浮动区域。
12.根据权利要求10所述的半导体装置，其特征在于，
上述浮动区域与上述第一主面电极电分离。
13.根据权利要求10所述的半导体装置，其特征在于，
上述栅极电极在形成于上述第一主面的栅极沟槽内经由上述栅极绝缘层而与上述主体区域及上述发射极区域对置。
14.根据权利要求10所述的半导体装置，其特征在于，
通过形成于上述第一主面的区域分离沟槽而从上述FET构造划分出上述浮动区域。
15.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
上述IGBT区域包括以在上述第一主面的表层部与上述FET构造相邻的方式形成的第一导电型的浮动区域。
16.根据权利要求15所述的半导体装置，其特征在于，
上述IGBT区域包括空出间隔地形成的多个上述FET构造、以及在上述第一主面的表层部形成于多个上述FET构造之间的区域的上述浮动区域。
17.根据权利要求15所述的半导体装置，其特征在于，
上述浮动区域与上述第一主面电极电分离。
18.根据权利要求15所述的半导体装置，其特征在于，
上述栅极电极在形成于上述第一主面的栅极沟槽内经由上述栅极绝缘层而与上述主体区域及上述发射极区域对置。
19.根据权利要求15所述的半导体装置，其特征在于，
通过形成于上述第一主面的区域分离沟槽而从上述FET构造划分出上述浮动区域。
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