JP7348485B2 - パッケージ基板、電子機器及びパッケージ基板の製造方法 - Google Patents

パッケージ基板、電子機器及びパッケージ基板の製造方法 Download PDF

Info

Publication number
JP7348485B2
JP7348485B2 JP2019133655A JP2019133655A JP7348485B2 JP 7348485 B2 JP7348485 B2 JP 7348485B2 JP 2019133655 A JP2019133655 A JP 2019133655A JP 2019133655 A JP2019133655 A JP 2019133655A JP 7348485 B2 JP7348485 B2 JP 7348485B2
Authority
JP
Japan
Prior art keywords
conductive member
heat conductive
underfill
heat
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019133655A
Other languages
English (en)
Other versions
JP2021019076A (ja
Inventor
伸也 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2019133655A priority Critical patent/JP7348485B2/ja
Publication of JP2021019076A publication Critical patent/JP2021019076A/ja
Application granted granted Critical
Publication of JP7348485B2 publication Critical patent/JP7348485B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Landscapes

  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、パッケージ基板、電子機器及びパッケージ基板の製造方法に関する。
従来、半導体チップを基板に接続し、半導体チップと基板との間にアンダーフィル部が形成された半導体装置が知られている。また、このようなアンダーフィル部を含む第1充填部と、半導体チップの側方を含む領域にアンダーフィル部とは異なる樹脂が充填された第2充填部を備えた半導体装置も知られている(例えば、特許文献1参照)。特許文献1によれば、開示された半導体装置によって基板の反り量が低減するとされている。
特開2004-260138号公報
ところで、半導体チップ等の発熱素子を搭載したパッケージ基板等の半導体装置は、発熱素子の放熱をするために、TIM(Thermal Interface Material)やヒートスプレッダを含む放熱構造を備えることがある。ヒートスプレッダは、TIMを介して発熱素子と熱的に接続されることで放熱するものであるが、基板に反りが生じていると、発熱素子とヒートスプレッダとの熱的な接続が困難となることが想定される。半導体チップ等の発熱素子は、基板上に複数搭載されることがある。複数の発熱素子を備える場合、基板の反りは大きくなる傾向にある。特許文献1は、単一の半導体チップを基板に接続した構造を想定しており、複数の発熱素子を備えた構造への適用は想定しておらず、複数の発熱素子を搭載した基板の反りを低減することは困難であると考えられる。このような状況下、複数の発熱素子が基板に搭載されている場合、それぞれの発熱素子の側方に形成されているアンダーフィルの間にTIMを形成することができれば、発熱素子とヒートスプレッダとの間の熱の伝達経路が確保される。しかしながら、例えば、複数の発熱素子の実装密度が高い場合には、発熱素子間にTIMが入り込みにくく、アンダーフィルとTIMとの間にボイドが形成されることが懸念される。アンダーフィルとTIMとの間にボイドが形成されると、パッケージ基板の熱サイクル等の信頼性試験中に、ボイドに起因するクラックが生じ得る。
1つの側面では、本明細書開示の発明は、複数の発熱素子を備えたパッケージ基板においてTIMとアンダーフィルとの間におけるボイドの発生を防止することを目的とする。
1つの態様では、パッケージ基板は、基板と、前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、前記はんだボールの周囲に充填されたアンダーフィルと、前記アンダーフィルに積層され、前記発熱素子の周囲に充填された第1熱伝導部材と、前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、を備え、前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成されている。
他の態様では、電子機器は、筐体内にパッケージ基板が設置された電子機器であって、前記パッケージ基板は、基板と、前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、前記はんだボールの周囲に充填されたアンダーフィルと、前記アンダーフィルに積層され、前記発熱素子の周囲に充填された第1熱伝導部材と、前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、を備え、前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成されている。
さらに他の態様では、パッケージ基板の製造方法は、基板の上面に複数の発熱素子をそれぞれはんだボールを介して実装する工程と、前記はんだボールの周囲にアンダーフィルを形成する工程と、流動性を有し、前記アンダーフィルよりも高い熱伝導率を有する材料を前記発熱素子の周囲に充填して前記アンダーフィルに積層される第1熱伝導部材を形成する工程と、前記発熱素子の上面及び前記第1熱伝導部材の上面に積層される第2熱伝導部材を形成する工程と、ヒートスプレッダを前記第2熱伝導部材に接触させた状態で前記基板に接合する工程と、を含む。
本明細書開示の発明によれば、複数の発熱素子を備えたパッケージ基板においてTIMとアンダーフィルとの間におけるボイドの発生を防止することができる。
図1は実施形態のパッケージ基板を備えた電子機器の概略構成を示し、パッケージ基板を断面とした説明図である。 図2は比較例のパッケージ基板の断面図である。 図3(A)から図3(C)は実施形態のパッケージ基板の製造方法に含まれる一部の工程を示す説明図である。 図4(A)及び図4(B)は実施形態のパッケージ基板の製造方法に含まれる一部の工程を示す説明図である。
以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。
(実施形態)
まず、図1を参照して実施形態の電子機器100と、この電子機器100が備える筐体101内に設置されたパッケージ基板1について説明する。なお、以下の説明では、電子機器100及びパッケージ基板1における上側及び下側を、図1に示すように設定する。
本実施形態の電子機器は、通信機器であるがこれに限定されるものではない。パッケージ基板1は、基板の一例である回路基板2の上面となる第1の面2aに複数のFOWLP(Fanout wafer level package)3がそれぞれはんだボール4を介して搭載されている。FOWLP3は、発熱素子の一例である。FOWLP3に代えて、チップ部品等の他の発熱素子が搭載されていてもよい。回路基板2の第1の面2aには、複数のFOWLP3が高密度に搭載されている。
回路基板2の第1の面2aには、回路基板側電極2a1が設けられており、各FOWLP3には、パッケージ側電極3aが設けられている。各FOWLP3は、パッケージ側電極3aと回路基板側電極2a1との間に配されるはんだボール4を介して回路基板2に搭載されている。回路基板2の第1の面2aの裏面となる第2の面2bには、アンテナ配線2b1が設けられている。
はんだボール4の周囲にはアンダーフィル5が充填されている。アンダーフィル5は、従来公知の材料によって形成することができるが、本実施形態では、エポキシ樹脂にフィラーとしてシリカを混合した材料を用いている。シリカの混合量は、70wt%以下とされている。これ以上のシリカを含有した場合、アンダーフィル5がはんだボール4の周囲に充填することが困難となりボイドが生じ、熱サイクルなどで信頼性を担保することが困難となる。なお、エポキシ樹脂に代えて他の樹脂を用いてもよいし、フィラーについても、シリカに代えて、又は、シリカと共にアルミナ等を採用することもできる。
各FOWLP3の周囲には、アンダーフィル5に積層された状態で第1熱伝導部材6が設けられている。この第1熱伝導部材6は、TIMの一部として機能する。第1熱伝導部材6は、その上面6aが概ねFOWLP3の上面3bの位置と面一となるように設けられている。第1熱伝導部材6は、流動性を有している。これは、特に隣接するFOWLP3同士の間に入り込むことができ、下側に位置しているアンダーフィル5との密着性を高めるために求められる性質である。第1熱伝導部材6は、アンダーフィル5と密着することで、アンダーフィル5との間にボイドが形成されることを防止することができる。第1熱伝導部材6は、アンダーフィル5よりも高い熱伝導率を有する材料によって形成されている。第1熱伝導部材6は、FOWLP3の周囲に配置されるが、アンダーフィル5よりも高い熱伝導率を有することで、FOWLP3の側方へFOWLP3が発する熱が効果的に第1熱伝導部材6へ伝わる。
このような第1熱伝導部材6は、エポキシ樹脂にシリカを混合した材料によって形成されている。エポキシ樹脂に代えて他の樹脂、例えばシリコーン系樹脂を採用してもよい。また、シリカに代えて、又はシリカと共にアルミナ、窒化アルミ、窒化ホウ素等の材料を混合してもよい。第1熱伝導部材6の主材となる樹脂材に混合する素材の配合は、第1熱伝導部材6が流動性を確保しつつ、アンダーフィル5よりも高い熱伝導率を有するように調整されている。
パッケージ基板1は、各FOWLP3の上面3b及び第1熱伝導部材6の上面6aに積層された第2熱伝導部材7を備える。また、パッケージ基板1は、第2熱伝導部材7に接触させて回路基板2に接合されたヒートスプレッダ8を備えている。
第2熱伝導部材7は、第1熱伝導部材6と共に、TIMを形成する。第2熱伝導部材7は、FOWLP3の上面3bから発せられる熱をヒートスプレッダ8に伝える伝熱経路に含まれる。また、第2熱伝導部材7は、FOWLP3の側面から発せられる熱を、第1熱伝導部材6を通じてヒートスプレッダ8に伝える伝熱経路に含まれる。
第2熱伝導部材7は、第1熱伝導部材6と同じ材料を用いることもできるが、第2熱伝導部材7は第1熱伝導部材6よりも高い熱伝導性を有していることが望ましい。また、第2熱伝導部材7は、第1熱伝導部材6と比較して、流動性が低くてもよい。第2熱伝導部材7は、第1熱伝導部材6と異なり、隣接するFOWLP3の間に入り込む必要がないからである。
本実施形態において、このような第2熱伝導部材7は、インジウムシートによって形成されているが、例えば、グラファイトシートなどのシート材料、銀や金などの金属ペースト、金錫、その他のはんだ材料を用いてもよい。
なお、第1熱伝導部材6や第2熱伝導部材7は、ともに、樹脂材にシリカやアルミナ等を混合した材料によって形成することができる。ここで、一般的にシリカやアルミナ等の混合比率を高めると熱伝導性を高めることができるが、その一方で、流動性が低下する。そこで、第1熱伝導部材6と第2熱伝導部材7に適した特性が得られるように、シリカやアルミナ等の混合比率を適宜調整する。
ヒートスプレッダ8は、熱伝導率が高い材料によって形成されていることが望ましく、本実施形態のヒートスプレッダ8は、Cu(銅)によって形成されている。その他、例えば、Au(金)、Ag(銀)、Al(アルミニウム)、Ni(ニッケル)、Sn(錫)、In(インジウム)、Pd(パラジウム)、W(タングステン)から選ばれた単一金属、これらの金属を含む合金は、ヒートスプレッダ8の素材として選択可能である。また、グラファイト系の材料を用いることもできる。
ヒートスプレッダ8は、第2熱伝導部材7に接触させた状態で、回路基板2の第1の面2aに接合されている。ヒートスプレッダ8の接合には、接着剤9が用いられる。
ここで、パッケージ基板1の効果を、図2に示す比較例のパッケージ基板51と比較しつつ説明する。
比較例のパッケージ基板51は、実施形態のパッケージ基板1と同様に、回路基板2、アンテナ配線2b1、複数のFOWLP3、はんだボール4、アンダーフィル5、接着剤9によって回路基板2に接合されたヒートスプレッダ8を備える。しかしながら、比較例のパッケージ基板51は、実施形態のパッケージ基板1が備える第1熱伝導部材6及び第2熱伝導部材7に代えてTIM57を備えている。TIM57は、FOWLP3の間に入り込んでおり、また、FOWLP3の上面3bとヒートスプレッダ8とに接触している。このようなパッケージ基板51は、回路基板2が反った場合であってもFOWLP3とヒートスプレッダ8との伝熱経路を確保することができる。すなわち、回路基板2が反ることによって、あるFOWLP3の上面3bからヒートスプレッダ8への熱的な接続が断たれるような場合であっても、そのFOWLP3の側面を通じてFOWLP3が発する熱をヒートスプレッダ8へ伝えることができる。
このようなパッケージ基板51では、その製造工程において、アンダーフィル5に積層させてTIM57が形成される。TIM57を形成する場合には、その材料を一度に供給し、キュアする。このようにしてTIM57を形成すると、図2に示すように、特に、アンダーフィル5とTIM57との間にボイド58が形成されることがある。このようなボイド58が形成されていると、パッケージ基板51が熱サイクル等の信頼性試験を受けた際に、ボイドに起因するクラックが生じ得る。
これに対し、実施形態のパッケージ基板1は、第1熱伝導部材6と第2熱伝導部材7とを備え、しかも、第1熱伝導部材6の流動性を高めているため、FOWLP3間に流れ込み易く、ボイドの発生が防止される。また、実施形態のパッケージ基板1も、FOWLP3の側面からの放熱が行われるため、回路基板2が反った場合であっても、FOWLP3とヒートスプレッダ8との熱的な接続が確保されるため、FOWLP3の放熱が行われる。例えば、各FOWLP3を1Wで発熱させた場合、実施形態のパッケージ基板1では、最大温度が65℃となり、比較例のパッケージ基板51と比較して10℃の温度低下が確認された。実施形態のパッケージ基板1は、-40℃~125℃、1000サイクルの温度サイクル試験をクリアすることができ、その信頼性が確認された。
FOWLP3は、発熱量が多いミリ波等の高周波回路向けデバイスに適用することができるが、本実施形態のパッケージ基板1であれば、効果的に放熱することができる。
つぎに、図3及び図4を参照して、実施形態のパッケージ基板1の製造方法の一例について説明する。なお、作図上の都合により、一連の工程を図3と図4に分けて示しているが、図3(A)から図3(C)までの工程を行った後、図4(A)及び図4(B)の工程を行う。
まず、最初に図3(A)に示すように、第1の面2aに回路基板側電極2a1が設けられ、第2の面2bにアンテナ配線2b1が設けられた回路基板2を準備する。そして、複数のFOWLP3のパッケージ側電極3aと回路基板側電極2a1とをはんだボール4を介して接続し、FOWLP3を回路基板2へ実装する。FOWLP3の回路基板2への実装は、フリップチップボンダやマウンタ等を用いることができる。
つぎに、図3(B)に示すように、はんだボール4の周囲にアンダーフィル5を形成する。アンダーフィル5は従来公知の方法で形成することができる。
そして、図3(C)に示すように、流動性を有し、アンダーフィル5よりも高い熱伝導率を有する材料を各FOWLP3の周囲に充填してアンダーフィル5に積層される第1熱伝導部材6を形成する。なお、この時点でアンダーフィル5のキュアは行っていない。すなわち、第1熱伝導部材6を形成する工程は、アンダーフィル5を形成する工程後、アンダーフィル5をキュアする工程に先行して実施する。これは、アンダーフィル5にも流動性を持たせた状態で第1熱伝導部材6を形成し、アンダーフィル5と第1熱伝導部材6との境界にボイドを発生させないようにするためである。なお、第1熱伝導部材6は、従来公知の方法で形成することができる。具体的に、第1熱伝導部材6は、例えば、ディスペンスを用いたり、刷毛塗り等の方法を実施したりすることによって形成することができる。
第1熱伝導部材6の形成が終わった後に、アンダーフィル5と第1熱伝導部材6をキュアする。
つぎに、図4(A)に示すように、FOWLP3の上面3b及び第1熱伝導部材6の上面6aに積層される第2熱伝導部材7を形成する。本実施形態では、第2熱伝導部材7としてインジウムシートを用いているため、第2熱伝導部材7はラミネート加工によって形成している。仮に、第2熱伝導部材7を、樹脂材を主とした材料によって形成する場合は、ディスペンスや刷毛塗り等の方法を採用することができる。
そして、図4(B)に示すように、ヒートスプレッダ8を第2熱伝導部材7に接触させた状態で、接着剤9を介して回路基板2に接合する。これにより、本実施形態のパッケージ基板1を得ることができる。
この製造方法によれば、流動性を有する第1熱伝導部材6をFOWLP3の周囲にアンダーフィル5に積層させて形成するので、FOWLP3とアンダーフィル5との境界にボイドが形成されにくい。第1熱伝導部材6と第2熱伝導部材7とを同じ材料で形成する場合であっても、第1熱伝導部材6を形成した後に第2熱伝導部材7を形成するようにすることで、FOWLP3とアンダーフィル5との境界にボイドが形成されにくくなる。
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
なお、以上の実施形態の説明に関して、更に以下の付記を開示する。
(付記1)
基板と、
前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、
前記はんだボールの周囲に充填されたアンダーフィルと、
前記アンダーフィルに積層され、前記発熱素子の周囲に充填された第1熱伝導部材と、
前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、
前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、
を備え、
前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成されたパッケージ基板。
(付記2)
前記第1熱伝導部材は、前記第2熱伝導部材を形成する材料の流動性よりも高い流動性を有する材料によって形成された付記1に記載されたパッケージ基板。
(付記3)
筐体内にパッケージ基板が設置された電子機器であって、
前記パッケージ基板は、
基板と、
前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、
前記はんだボールの周囲に充填されたアンダーフィルと、
前記アンダーフィルに積層され、前記発熱素子の周囲に充填された第1熱伝導部材と、
前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、
前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、
を備え、
前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成された電子機器。
(付記4)
前記第1熱伝導部材は、前記第2熱伝導部材を形成する材料の流動性よりも高い流動性を有する材料によって形成された付記3に記載された電子機器。
(付記5)
基板の上面にそれぞれはんだボールを介して発熱素子を実装する工程と、
前記はんだボールの周囲にアンダーフィルを形成する工程と、
流動性を有し、前記アンダーフィルよりも高い熱伝導率を有する材料を前記発熱素子の周囲に充填して前記アンダーフィルに積層される第1熱伝導部材を形成する工程と、
前記発熱素子の上面及び前記第1熱伝導部材の上面に積層される第2熱伝導部材を形成する工程と、
ヒートスプレッダを前記第2熱伝導部材に接触させた状態で前記基板に接合する工程と、を含むパッケージ基板の製造方法。
(付記6)
前記第1熱伝導部材を形成する工程は、前記アンダーフィルを形成する工程後、前記アンダーフィルをキュアする工程に先行して実施される付記5に記載のパッケージ基板の製造方法。
1 パッケージ基板
2 回路基板
2a 第1の面
2b 第2の面
3 FOWLP(発熱素子)
4 はんだボール
5 アンダーフィル
6 第1熱伝導部材
7 第2熱伝導部材
8 ヒートスプレッダ
9 接着剤

Claims (5)

  1. 基板と、
    前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、
    前記はんだボールの周囲に充填されるとともに、前記複数の発熱素子に含まれ、隣接して配置された2つの発熱素子間において、当該2つの発熱素子の対向する側面のうちの一方の側面に沿って形成された第1部分と、他方の側面に沿って形成された第2部分とを有するアンダーフィルと、
    隣接して配置された2つの発熱素子間において、前記アンダーフィルの前記第1部分と前記第2部分との間に充填され、前記第1部分及び前記第2部分と接する第1熱伝導部材と、
    前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、
    前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、
    を備え、
    前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成されたパッケージ基板。
  2. 前記第1熱伝導部材は、前記第2熱伝導部材を形成する材料の流動性よりも高い流動性を有する材料によって形成された請求項1に記載のパッケージ基板。
  3. 基板と、
    前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、
    前記はんだボールの周囲に充填されたアンダーフィルと、
    前記アンダーフィルに積層され、前記発熱素子の周囲に充填された第1熱伝導部材と、
    前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、
    前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、
    を備え、
    前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成され、
    前記第2熱伝導部材は、流動性を備えるとともに、第1熱伝導部材と比較して、流動性が低い、
    パッケージ基板。
  4. 筐体内にパッケージ基板が設置された電子機器であって、
    前記パッケージ基板は、
    基板と、
    前記基板の上面にはんだボールを介して搭載された複数の発熱素子と、
    前記はんだボールの周囲に充填されるとともに、前記複数の発熱素子に含まれ、隣接して配置された2つの発熱素子間において、当該2つの発熱素子の対向する側面のうちの一方の側面に沿って形成された第1部分と、他方の側面に沿って形成された第2部分とを有するアンダーフィルと、
    前記アンダーフィルの前記第1部分と前記第2部分との間に充填され、前記第1部分及び前記第2部分と接する第1熱伝導部材と、
    前記発熱素子の上面及び前記第1熱伝導部材の上面に積層された第2熱伝導部材と、
    前記第2熱伝導部材に接触させて前記基板に接合されたヒートスプレッダと、
    を備え、
    前記第1熱伝導部材は、流動性を有するとともに、前記アンダーフィルよりも高い熱伝導率を有する材料によって形成された電子機器。
  5. 基板の上面に複数の発熱素子をそれぞれはんだボールを介して実装する工程と、
    前記はんだボールの周囲に充填されるとともに、前記複数の発熱素子に含まれ、隣接して実装された2つの発熱素子間において、当該2つの発熱素子の対向する側面のうちの一方の側面に沿って形成された第1部分と、他方の側面に沿って形成された第2部分とを有するようにアンダーフィルを形成する工程と、
    流動性を有し、前記アンダーフィルよりも高い熱伝導率を有する材料を前記第1部分と前記第2部分との間に充填して前記第1部分及び前記第2部分と接する第1熱伝導部材を形成する工程と、
    前記発熱素子の上面及び前記第1熱伝導部材の上面に積層される第2熱伝導部材を形成する工程と、
    ヒートスプレッダを前記第2熱伝導部材に接触させた状態で前記基板に接合する工程と、を含むパッケージ基板の製造方法。
JP2019133655A 2019-07-19 2019-07-19 パッケージ基板、電子機器及びパッケージ基板の製造方法 Active JP7348485B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019133655A JP7348485B2 (ja) 2019-07-19 2019-07-19 パッケージ基板、電子機器及びパッケージ基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019133655A JP7348485B2 (ja) 2019-07-19 2019-07-19 パッケージ基板、電子機器及びパッケージ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2021019076A JP2021019076A (ja) 2021-02-15
JP7348485B2 true JP7348485B2 (ja) 2023-09-21

Family

ID=74564353

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019133655A Active JP7348485B2 (ja) 2019-07-19 2019-07-19 パッケージ基板、電子機器及びパッケージ基板の製造方法

Country Status (1)

Country Link
JP (1) JP7348485B2 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017051006A (ja) 2015-09-02 2017-03-09 株式会社ジェイテクト 半導体モジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017051006A (ja) 2015-09-02 2017-03-09 株式会社ジェイテクト 半導体モジュール

Also Published As

Publication number Publication date
JP2021019076A (ja) 2021-02-15

Similar Documents

Publication Publication Date Title
US6395582B1 (en) Methods for forming ground vias in semiconductor packages
US8379400B2 (en) Interposer mounted wiring board and electronic component device
JP3934565B2 (ja) 半導体装置
TWI628750B (zh) 功率覆蓋結構及其製造方法
US6756684B2 (en) Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
TWI679736B (zh) 功率覆蓋結構及其製造方法
US7843058B2 (en) Flip chip packages with spacers separating heat sinks and substrates
US6657311B1 (en) Heat dissipating flip-chip ball grid array
JP6569375B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
US8994168B2 (en) Semiconductor package including radiation plate
WO2002103793A1 (fr) Dispositif a semi-conducteurs et procede de fabrication associe
US10121774B2 (en) Method of manufacturing a semiconductor package
WO2006132151A1 (ja) インタポーザおよび半導体装置
TWI644367B (zh) 一種具熱界面的裝置及製造方法
US20080142952A1 (en) Semiconductor package
JP2019068046A (ja) 熱的に結合されたパッケージ・オン・パッケージ半導体
JP2007511101A (ja) Low−k誘電体含有半導体デバイスと共に使用される電子パッケージング材料
JP7348485B2 (ja) パッケージ基板、電子機器及びパッケージ基板の製造方法
US20060278975A1 (en) Ball grid array package with thermally-enhanced heat spreader
JP2008243966A (ja) 電子部品が実装されたプリント基板及びその製造方法
JP2008235492A (ja) 半導体装置および半導体装置の製造方法
KR100836642B1 (ko) 전자 패키지 및 그 제조방법
JP5958136B2 (ja) 半導体装置及び半導体装置の製造方法
JPH10256413A (ja) 半導体パッケージ
CN109935557B (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230821

R150 Certificate of patent or registration of utility model

Ref document number: 7348485

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150