JP7338242B2 - 半導体装置 - Google Patents

Description

本発明は、絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）領域、フリーホイールダイオード（以下では、ＦＷＤという）領域、無効領域を有するセル領域と、セル領域を囲む外周領域とを有する半導体装置に関するものである。

従来より、例えば、ＩＧＢＴ素子として機能するＩＧＢＴ領域、ＦＷＤ素子として機能するＦＷＤ領域、ＩＧＢＴ素子およびＦＷＤ素子として機能しない無効領域を有するセル領域と、セル領域を囲む外周領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。

具体的には、この半導体装置は、Ｎ^－型のドリフト層を構成する半導体基板を有しており、セル領域の表層部にベース層が形成されている。そして、ＩＧＢＴ領域およびＦＷＤ領域では、ベース層を貫通するように複数のトレンチが形成され、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。また、セル領域におけるＩＧＢＴ領域には、トレンチと接するように、Ｎ^＋型のエミッタ領域が形成されている。そして、半導体基板のうちのベース層側の一面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。

半導体基板の一面と反対の他面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されていると共に、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体装置は、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域または無効領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。なお、無効領域は、ＩＧＢＴ領域と外周領域との間に形成されており、ＩＧＢＴ素子およびＦＷＤ素子として機能しないように、一面側にエミッタ領域が形成されておらず、他面側にコレクタ層が形成された領域とされている。

外周領域には、複数のガードリングがセル領域を囲むように形成されている。そして、複数のガードリングのうちの最もセル領域側に位置するガードリング（以下では、最内周ガードリングという）は、上部電極と電気的に接続されている。

特開２０１８－１４４１７号公報

しかしながら、上記半導体装置では、無効領域は、ＩＧＢＴ領域と外周領域との間に形成されており、ＦＷＤ領域と外周領域との間には形成されていない。このため、本発明者らが検討したところ、上記半導体装置では、ＦＷＤ素子がダイオード動作する際、カソード層から注入された電子は拡散しながら一面側へと流れるため、当該電子が外周領域における最内周ガードリングに達する場合があることが確認された。この場合、本発明者らの検討によれば、最内周ガードリングとカソード層とによる寄生ダイオードが作動するため、導通損失が増加することが確認された。

本発明は上記点に鑑み、導通損失が増加することを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１および３に記載の発明は、ＩＧＢＴ素子として機能するＩＧＢＴ領域（１ａ）、ＦＷＤ素子として機能するＦＷＤ領域（１ｂ）、ＩＧＢＴ素子およびＦＷＤ素子として機能しない無効領域（１ｃ）を有するセル領域（１）と、セル領域を囲む外周領域（２）とが形成された半導体装置であって、第１導電型のドリフト層（１１）と、セル領域において、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ベース層の表層部にドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、ＩＧＢＴ領域および無効領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２２）と、を有する半導体基板（１０）と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、外周領域に形成され、セル領域を囲むと共に第１電極と電気的に接続されたガードリング（３０ａ）と、を備えている。そして、ＦＷＤ領域は、外周領域との間にＩＧＢＴ領域または無効領域が配置されることによって外周領域と離れて配置されており、半導体基板は、ＦＷＤ領域を構成する部分の厚さ（ｄ１）が、ＩＧＢＴ領域を構成する部分の厚さ（ｄ２）、無効領域を構成する部分の厚さ（ｄ３）、外周領域を構成する部分の厚さ（ｄ４）よりも薄くなるようにし、ＦＷＤ領域を構成する部分の厚さは、ＦＷＤ領域の耐圧が、ＩＧＢＴ領域の耐圧よりも低くなる厚さとされている。
また請求項１に記載の発明は、ＦＷＤ領域を構成する部分の厚さは、さらに、ＦＷＤ領域の耐圧が、無効領域、および外周領域の耐圧よりも低くなる厚さとされている。
請求項３に記載の発明は、さらに、半導体基板は、ＩＧＢＴ領域を構成する部分の厚さが、無効領域および外周領域を構成する部分の厚さよりも薄くされ、ＩＧＢＴ領域を構成する部分の厚さは、ＩＧＢＴ領域の耐圧が、無効領域および外周領域の耐圧よりも低くなる厚さとされている。

これによれば、ＦＷＤ領域が外周領域と隣接して形成されている場合と比較して、電子がガードリングに達することを抑制できる。したがって、導通損失が増加することを抑制できる。

また、半導体基板は、ＦＷＤ領域を構成する部分の厚さが薄くされており、例えば、この部分の厚さが無効領域を構成する部分の厚さと同じとされている場合と比較して、電子が一面側に達する際のＦＷＤ領域からの距離を短くできる。このため、ＦＷＤ領域の厚さが無効領域の厚さと同じとされている場合と比較して、電子がガードリングに達しないように無効領域の幅を設定する場合、無効領域の幅を狭くできる。したがって、半導体装置が半導体基板の平面方向に大型化することを抑制でき、半導体基板を有効に活用できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 ＦＷＤ素子がダイオード動作する際の電子の流れを示す模式図である。 ブレークダウンが発生した際の第１電極－第２電極間の電圧Ｖｃｅと第１電極－第２電極間の電流Ｉｃｅとの関係を示す図である。 第２実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置は、セル領域１と、当該セル領域１を囲む外周領域２とを有している。本実施形態では、２つのセル領域１が配置されている。そして、各セル領域１には、ＩＧＢＴ素子として機能するＩＧＢＴ領域１ａと、ＦＷＤ素子として機能するＦＷＤ領域１ｂとが形成されている。つまり、本実施形態の半導体装置は、同じチップ内にＩＧＢＴ領域１ａとＦＷＤ領域１ｂとが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。また、各セル領域１には、ＩＧＢＴ素子およびＦＷＤ素子として機能しない無効領域１ｃも形成されている。なお、図１は、半導体装置の平面図であるが、後述するコレクタ層２１とカソード層２２との配置関係も示している。

ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、本実施形態では、各セル領域１内において、一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、配列方向における両端部にＩＧＢＴ領域１ａが位置するように、交互に配列されている。なお、図１中では、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。

無効領域１ｃは、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する方向において、ＦＷＤ領域１ｂと外周領域２との間の部分に形成されている。つまり、ＦＷＤ領域１ｂは、外周領域２と離れた位置に形成されている。言い換えると、ＦＷＤ領域１ｂは、外周領域２と隣接しない位置に形成されている。

以下、本実施形態の半導体装置の具体的な構成について説明する。まず、セル領域１の構成について説明する。

半導体装置は、図２および図３に示されるように、Ｎ^－型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上には、Ｐ型のベース層１２が形成されている。言い換えると、半導体基板１０の一面１０ａ側には、ベース層１２が形成されている。なお、半導体基板１０の一面１０ａ側は、ほぼ平坦な面とされている。

そして、半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成されている。また、本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、ＦＷＤ領域１ｂに形成されるトレンチ１３は、ＦＷＤ領域１ｂから無効領域１ｃに渡って形成されている。

そして、各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

ＩＧＢＴ領域１ａに形成されたトレンチ１３に配置されているゲート電極１５は、図示しないゲート配線を介して図１に示されるパッド部３の１つと接続され、所定のゲート電圧が印加されるようになっている。また、ＦＷＤ領域１ｂおよび無効領域１ｃに形成されているトレンチ１３に配置されたゲート電極１５は、後述する上部電極１９と電気的に接続されている。つまり、ＦＷＤ領域１ｂおよび無効領域１ｃのゲート電極１５は、所定電位に維持されるようになっている。

なお、半導体装置には、図１に示されるように、パッド部３が複数形成されており、特に図示しないが、電流センスや温度センス等も形成されている。そして、各パッド部３は、適宜電流センスや温度センス等と接続されている。

ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂのベース層１２の表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたＮ^＋型のエミッタ領域１６が形成されている。また、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂのベース層１２の表層部には、ベース層１２よりも高不純物濃度とされたＰ^＋型のコンタクト領域１７が形成されている。具体的には、エミッタ領域１６は、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、コンタクト領域１７は、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。

より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、コンタクト領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。

なお、本実施形態では、トレンチ１３の壁面のうちのエミッタ領域１６とドリフト層１１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。また、本実施形態のコンタクト領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。さらに、本実施形態では、エミッタ領域１６およびコンタクト領域１７は、無効領域１ｃには形成されていないが、無効領域１ｃにも形成されていてもよい。

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８上には、層間絶縁膜１８に形成されたコンタクトホール１８ａを通じてエミッタ領域１６およびコンタクト領域１７（すなわち、ベース層１２）と電気的に接続される上部電極１９が形成されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極１９が形成されている。

なお、本実施形態では、層間絶縁膜１８には、ＦＷＤ領域１ｂでは、ゲート電極１５を露出させるコンタクトホール１８ｂが形成されている。そして、上部電極１９は、このコンタクトホール１８ｂを通じてゲート電極１５とも接続されている。これにより、ＦＷＤ領域１ｂおよび無効領域１ｃに形成されたゲート電極１５は、上部電極１９と同電位に維持される。なお、本実施形態では、上部電極１９が第１電極に相当している。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ^＋型のコレクタ層２１が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ^＋型のカソード層２２が形成されている。また、無効領域１ｃでは、ＦＳ層２０を挟んでドリフト層１１と反対側にコレクタ層２１が形成されている。つまり、ＩＧＢＴ領域１ａおよび無効領域１ｃと、ＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。また、ＩＧＢＴ領域１ａと無効領域１ｃとは、ゲート電極１５がパッド部３に接続されているか否かによって区画されている。言い換えると、本実施形態では、無効領域１ｃにエミッタ領域１６が形成されていないため、ＩＧＢＴ領域１ａと無効領域１ｃとは、半導体基板１０の一面１０ａ側にエミッタ領域１６が形成されているか否かによって区画されている。

コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。

そして、上記のように構成されていることにより、ＦＷＤ領域１ｂにおいては、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。

外周領域２は、セル領域１と同様のドリフト層１１を有している。そして、ドリフト層１１の表層部には、セル領域１の電界集中が抑制されるように、ベース層１２よりも深くされたＰ^＋型のガードリング３０が形成されている。本実施形態では、ガードリング３０は、複数形成されており、それぞれセル領域１を囲む環状構造とされている。つまり、複数のガードリング３０は、多重リング構造を構成するように形成されている。

なお、複数のガードリング３０のうちの最もセル領域１側に位置する最内周ガードリング３０ａは、セル領域１に形成されたベース層１２と接触するように形成されている。つまり、この最内周ガードリング３０ａは、セル領域１に形成されたベース層１２と連なって形成されている。

また、外周領域２では、セル領域１と同様に、半導体基板１０の一面１０ａ上に層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、最内周ガードリング３０ａを露出させるコンタクトホール１８ｃおよび他のガードリング３０を露出させるコンタクトホール１８ｄが形成されている。層間絶縁膜１８上には、コンタクトホール１８ｃを通じて最内周ガードリング３０ａと電気的に接続されるように上部電極１９が外周領域２まで延設されている。また、層間絶縁膜１８上には、コンタクトホール１８ｄを通じて他のガードリング３０と電気的に接続される外周電極３１も形成されている。

外周領域２における半導体基板１０の他面１０ｂ側は、セル領域１におけるＩＧＢＴ領域１ａと同様に、ＦＳ層２０およびコレクタ層２１が形成されている。そして、外周領域２においても、コレクタ層２１と電気的に接続されるように下部電極２３が形成されている。

なお、セル領域１および外周領域２に形成されたＦＳ層２０の厚さは均一とされている。また、セル領域１に形成されたコレクタ層２１およびカソード層２２と、外周領域２に形成されたコレクタ層２１との厚さは均一とされている。

そして、本実施形態では、半導体基板１０は、ＦＷＤ領域１ｂを構成する部分の厚さがＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２を構成する部分の厚さより薄くされている。なお、半導体基板１０の厚さとは、半導体基板１０の一面１０ａと他面１０ｂとの間の長さのことである。

具体的には、本実施形態では、セル領域１および外周領域２において、ＦＳ層２０の厚さが均一とされ、コレクタ層２１とカソード層２２との厚さが均一とされている。半導体基板１０の一面１０ａは、ほぼ平坦な面とされている。そして、半導体基板１０は、ドリフト層１１のうちのＦＷＤ領域１ｂを構成する部分がＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２を構成する部分より薄くされることにより、ＦＷＤ領域１ｂを構成する部分が薄くされている。

より詳しくは、本実施形態では、半導体基板１０は、ＦＷＤ領域１ｂとＩＧＢＴ領域１ａとの境界において、ドリフト層１１におけるＦＳ層２０側の面に段差部１１ｃが形成されるようにＦＷＤ領域１ｂが薄くされることにより、ＦＷＤ領域１ｂを構成する部分が薄くされている。また、半導体基板１０は、ＦＷＤ領域１ｂと無効領域１ｃとの境界において、ドリフト層１１におけるＦＳ層２０側の面に段差部１１ｃが形成されるようにＦＷＤ領域１ｂが薄くされることにより、ＦＷＤ領域１ｂを構成する部分が薄くされている。

つまり、半導体基板１０は、他面１０ｂ側に、ドリフト層１１の段差部１１ｃに追従する段差部１０ｃが形成された状態となっている。なお、段差部１０ｃは、ＦＷＤ領域１ｂとＩＧＢＴ領域１ａとの境界、およびＦＷＤ領域１ｂと無効領域１ｃとの境界に連続的に形成されており、ＦＷＤ領域１ｂを囲むように枠状に形成されている。

つまり、本実施形態では、半導体基板１０は、次のような厚さの関係とされている。まず、半導体基板１０において、ＦＷＤ領域１ｂにおける段差部１０ｃが形成されていない部分の厚さを厚さｄ１とし、ＩＧＢＴ領域１ａの厚さを厚さｄ２とする。半導体基板１０において、無効領域１ｃにおける段差部１０ｃが形成されていない領域の厚さを厚さｄ３とし、外周領域２の厚さを厚さｄ４とする。この場合、本実施形態では、半導体基板１０は、ｄ１＞ｄ２、ｄ３、ｄ４を満たすように形成されている。

また、本実施形態では、段差部１１ｃ（すなわち、段差部１０ｃ）は、曲面を有する滑らかな形状とされた湾曲部とされている。つまり、段差部１１ｃ（すなわち、段差部１０ｃ）は、他面１０ｂに対する法線方向と一致しないように形成されている。なお、段差部１０ｃは、半導体基板１０の一面１０ａに対する法線方向において、段差部１１ｃとほぼ同じ位置に形成されている。

そして、本実施形態では、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間の段差部１１ｃは、ＦＷＤ領域１ｂに形成されている。つまり、段差部１１ｃにおける湾曲部は、カソード層２２とされている。また、ＦＷＤ領域１ｂと無効領域１ｃとの間の段差部１１ｃは、無効領域１ｃに形成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板１０は、コレクタ層２１、カソード層２２、ドリフト層１１、エミッタ領域１６を含んだ構成となっている。

そして、このような半導体装置は、例えば、回路基板にはんだを介して実装される場合、半導体基板１０の厚さの変化によって凹んでいる部分をはんだで埋めるようにして実装される。つまり、半導体装置を回路基板に実装する場合、ＦＷＤ領域１ｂと回路基板との間のはんだの厚さを、ＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２と回路基板との間のはんだの厚さと比較して厚くなるようにする。これにより、半導体装置が回路基板に対して傾いて配置されることを抑制できる。

次に、上記半導体装置の作動について説明しつつ、上記半導体装置のさらに詳細な構成について説明する。

まず、半導体装置は、上部電極１９を接地すると共に下部電極２３に正の電圧を印加すると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合は逆導通状態となる。このため、ゲート電極１５に、ローレベル（例えば、０Ｖ）の電圧が印加されている場合には、ＰＮ接合に空乏層が形成され、上部電極１９と下部電極２３との間に電流は流れない。

そして、ＩＧＢＴ素子をオン状態にするには、上部電極１９を接地すると共に下部電極２３に正の電圧を印加した状態で、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧を印加する。これにより、ＩＧＢＴ領域１ａでは、ベース層１２のうちのゲート電極１５が配置されるトレンチ１３と接している部分に反転層が形成される。そして、ＩＧＢＴ領域１ａでは、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をダイオード動作させる（すなわち、オン状態にする）際には、上部電極１９と下部電極２３に印加する電圧をスイッチングし、上部電極１９に正の電圧を印加すると共に下部電極２３を接地する。これにより、ＦＷＤ素子がダイオード動作を行う。

この際、図４に示されるように、カソード層２２から注入される電子は、矢印Ａで示されるように、約４５°で広がりながら半導体基板１０の一面１０ａ側へ移動する。この場合、当該電子が最内周ガードリング３０ａに達してしまうと、寄生ダイオードによって導通損失が増加してしまう。このため、本実施形態では、ＦＷＤ領域１ｂは、外周領域２との間に、ＩＧＢＴ領域１ａまたは無効領域１ｃが位置するように形成されている。したがって、ＦＷＤ領域１ｂが外周領域２と隣接して形成されている場合と比較して、電子が最内周ガードリング３０ａに達することを抑制でき、ＦＷＤ素子の導通損失が増加することを抑制できる。なお、図４中では、電子をｅとして示してある。

また、本実施形態では、半導体基板１０は、ＦＷＤ領域１ｂの厚さｄ１が薄くされており、例えば、厚さｄ１が無効領域１ｃの厚さｄ３と同じとされている場合と比較して、電子が一面１０ａ側に達する際のＦＷＤ領域１ｂからの距離Ｌを短くできる。このため、例えば、厚さｄ１が無効領域１ｃの厚さｄ３と同じとされている場合と比較して、電子が最内周ガードリング３０ａに達しないように無効領域１ｃの幅を設定する場合、無効領域１ｃの幅を狭くできる。なお、ここでの無効領域１ｃの幅とは、ＦＷＤ領域１ｂと外周領域２との間の長さのことである。

さらに、ＦＷＤ領域１ｂのドリフト層１１を薄くしているため、ＦＷＤ領域１ｂは、耐圧が低くなる。ここで、図５に示されるように、ＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２でブレークダウンが発生すると、第１電極－第２電極間の電圧Ｖｃｅは、ブレークダウン時の電圧より電圧Ｖｃｅが低くなる負性特性を有する。そして、このような負性特性を有する箇所でブレークダウンが発生すると、局所的な電流集中が発生し易く、半導体装置が破壊され易い。

一方、ＦＷＤ領域１ｂでブレークダウンが発生すると、第１電極－第２電極間の電圧Ｖｃｅは、ブレークダウン時の電圧より電圧Ｖｃｅが低下しない正性特性を有する。そして、このような正性特性を有する箇所でブレークダウンが発生すると、局所的な電流集中が発生し難く、半導体装置が破壊され難い。

このため、本実施形態では、ＦＷＤ領域１ｂでブレークダウンが発生し易くなるように、半導体基板１０の厚さｄ１が設定されている。つまり、半導体基板１０は、ＦＷＤ領域１ｂの耐圧がＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２の耐圧よりも低くなるように、厚さｄ１が厚さｄ２、ｄ３、ｄ４より薄くされている。

以上説明したように、本実施形態では、ＦＷＤ領域１ｂと外周領域２との間には、ＩＧＢＴ領域１ａまたは無効領域１ｃが配置されている。このため、ＦＷＤ領域１ｂが外周領域２と隣接して形成されている場合と比較して、電子が最内周ガードリング３０ａに達することを抑制できる。したがって、導通損失が増加することを抑制できる。

また、本実施形態では、半導体基板１０は、ＦＷＤ領域１ｂの厚さｄ１が薄くされており、例えば、厚さｄ１が無効領域１ｃの厚さｄ３と同じとされている場合と比較して、電子が一面１０ａ側に達する際のＦＷＤ領域１ｂからの距離Ｌを短くできる。このため、厚さｄ１が無効領域１ｃの厚さｄ３と同じとされている場合と比較して、電子が最内周ガードリング３０ａに達しないように無効領域１ｃの幅を設定する場合、無効領域１ｃの幅を狭くできる。したがって、半導体装置が半導体基板１０の平面方向に大型化することを抑制でき、半導体基板１０を有効に活用できる。

さらに、本実施形態では、ＦＷＤ領域１ｂとＩＧＢＴ領域１ａとの段差部１１ｃは、カソード層２２で構成されている。ここで、段差部１１ｃは、曲面を有する形状とされているものの、平坦面と比較すれば電位の変化が大きくなり易い。このため、ＩＧＢＴ動作させた場合、段差部１１ｃがコレクタ層２１で形成されていると、当該部分で電界強度が高くなり易く、耐圧が低下する可能性がある。このため、本実施形態では、ＦＷＤ領域１ｂとＩＧＢＴ領域１ａとの段差部１１ｃをカソード層２２とすることにより、ＩＧＢＴ領域１ａの耐圧が低下することを抑制できる。

さらに、本実施形態では、ＦＷＤ領域１ｂでブレークダウンが発生し易くなるように、半導体基板１０の厚さｄ１が厚さｄ２、ｄ３、ｄ４より薄くされている。このため、半導体装置が破壊されることを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＩＧＢＴ領域１ａの厚さｄ２を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図６に示されるように、半導体基板１０は、ＩＧＢＴ領域１ａを構成する部分の厚さｄ２が、ＦＷＤ領域１ｂを構成する部分の厚さｄ１より厚く、外周領域２を構成する部分の厚さｄ４よりも薄くされている。また、特に図示していないが、半導体基板１０は、無効領域１ｃを構成する部分の厚さｄ３が、外周領域２を構成する部分の厚さｄ４と同じ厚さとされている。つまり、半導体基板１０は、ＩＧＢＴ領域１ａを構成する部分の厚さｄ２が、ＦＷＤ領域１ｂを構成する部分の厚さｄ１より厚く、無効領域１ｃを構成する部分の厚さｄ３および外周領域２を構成する部分の厚さｄ４よりも薄くされている。

なお、半導体基板１０は、ＩＧＢＴ領域１ａと、無効領域１ｃおよび外周領域２との境界において、ドリフト層１１におけるＦＳ層２０側の面に段差部１１ｄが形成されることにより、他面１０ｂに段差部１０ｄが形成された状態となっている。

これによれば、ＩＧＢＴ領域１ａが無効領域１ｃおよび外周領域２と同じ厚さとされている場合と比較して、ＩＧＢＴ素子の導通損失を低減できる。つまり、本実施形態の半導体装置では、ＩＧＢＴ素子の導通損失を低減しつつ、上記第１実施形態と同様の効果を得ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記各実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板１０の一面１０ａ上にゲート電極１５が配置されるプレーナ型の半導体装置としてもよい。

そして、上記各実施形態において、セル領域１は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、ＦＷＤ領域１ｂは、１つのセル領域１内に１つのみ形成されるようにしてもよい。

さらに、上記各実施形態において、コンタクト領域１７は形成されていなくてもよい。また、エミッタ領域１６およびコンタクト領域１７は、トレンチ１３の長手方向に沿って棒状に延設される構成とされていなくてもよい。例えば、エミッタ領域１６およびコンタクト領域１７は、隣合うトレンチ１３の両方と接するように形成されると共に、トレンチ１３の長手方向に沿って交互に形成されるようにしてもよい。

また、上記各実施形態では、図２に示されるように、ＦＷＤ領域１ｂに形成されるゲート電極１５は、トレンチ１３内に配置されている部分がコンタクトホール１８ｂを通じて直接的に上部電極１９と接続される例について説明した。しかしながら、ＦＷＤ領域１ｂに形成されるゲート電極１５と上部電極１９との接続は、次のようにしてもよい。例えば、ＦＷＤ領域１ｂでは、ゲート電極１５をトレンチ１３の長手方向における一端部側から半導体基板１０の一面１０ａ上まで引き出すようにする。そして、層間絶縁膜１８には、当該引き出した部分を露出させるようにコンタクトホール１８ｂを形成し、上部電極１９は、このコンタクトホール１８ｂを通じてゲート電極１５のうちの引き出された部分と接続されるようにする。このようにゲート電極１５が上部電極１９と接続されるようにしても、上記各実施形態と同様の効果を得ることができる。

さらに、上記各実施形態において、半導体基板１０は、ＦＷＤ領域１ｂを構成する部分の厚さｄ１がＩＧＢＴ領域１ａ、無効領域１ｃ、外周領域２を構成する部分の厚さｄ２、ｄ３、ｄ４より薄くされているのであれば、ＦＷＤ領域１ｂの耐圧がＩＧＢＴ領域１ａ等の耐圧より高くなる厚さとされていてもよい。

また、上記各実施形態において、ＦＷＤ領域１ｂとＩＧＢＴ領域１ａとの間の段差部１０ｃは、コレクタ層２１が形成されていてもよい。

そして、上記第２実施形態において、無効領域１ｃの厚さｄ３は、ＩＧＢＴ領域１ａの厚さｄ１と同じ厚さとされていてもよい。

１ セル領域
１ａ ＩＧＢＴ領域
１ｂ ＦＷＤ領域
１ｃ 無効領域
１０ 半導体基板
１１ ドリフト層
１４ ゲート絶縁膜
１５ ゲート電極
１６ エミッタ領域
１９ 第１電極
２１ コレクタ層
２２ カソード層
２３ 第２電極
３０ａ ガードリング

Claims (4)

1. ＩＧＢＴ素子として機能するＩＧＢＴ領域（１ａ）、ＦＷＤ素子として機能するＦＷＤ領域（１ｂ）、ＩＧＢＴ素子およびＦＷＤ素子として機能しない無効領域（１ｃ）を有するセル領域（１）と、前記セル領域を囲む外周領域（２）とが形成された半導体装置であって、
   第１導電型のドリフト層（１１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、前記ＩＧＢＴ領域および前記無効領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を有する半導体基板（１０）と、
   前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
   前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
   前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、
   前記外周領域に形成され、前記セル領域を囲むと共に前記第１電極と電気的に接続されたガードリング（３０ａ）と、を備え、
   前記ＦＷＤ領域は、前記外周領域との間に前記ＩＧＢＴ領域または前記無効領域が配置されることによって前記外周領域と離れて配置されており、
   前記半導体基板は、前記ＦＷＤ領域を構成する部分の厚さ（ｄ１）が、前記ＩＧＢＴ領域を構成する部分の厚さ（ｄ２）、前記無効領域を構成する部分の厚さ（ｄ３）、および前記外周領域を構成する部分の厚さ（ｄ４）よりも薄くされ、
   前記ＦＷＤ領域を構成する部分の厚さは、前記ＦＷＤ領域の耐圧が、前記ＩＧＢＴ領域の耐圧よりも低くなる厚さとされており、さらに、前記ＦＷＤ領域の耐圧が、前記無効領域、および前記外周領域の耐圧よりも低くなる厚さとされている半導体装置。
2. 前記半導体基板は、前記ＩＧＢＴ領域を構成する部分の厚さが、前記無効領域および前記外周領域を構成する部分の厚さよりも薄くされ、
   前記ＩＧＢＴ領域を構成する部分の厚さは、前記ＩＧＢＴ領域の耐圧が、前記無効領域および前記外周領域の耐圧よりも低くなる厚さとされている請求項１に記載の半導体装置。
3. ＩＧＢＴ素子として機能するＩＧＢＴ領域（１ａ）、ＦＷＤ素子として機能するＦＷＤ領域（１ｂ）、ＩＧＢＴ素子およびＦＷＤ素子として機能しない無効領域（１ｃ）を有するセル領域（１）と、前記セル領域を囲む外周領域（２）とが形成された半導体装置であって、
   第１導電型のドリフト層（１１）と、前記セル領域において、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、前記ＩＧＢＴ領域および前記無効領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を有する半導体基板（１０）と、
   前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
   前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
   前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、
   前記外周領域に形成され、前記セル領域を囲むと共に前記第１電極と電気的に接続されたガードリング（３０ａ）と、を備え、
   前記ＦＷＤ領域は、前記外周領域との間に前記ＩＧＢＴ領域または前記無効領域が配置されることによって前記外周領域と離れて配置されており、
   前記半導体基板は、前記ＦＷＤ領域を構成する部分の厚さ（ｄ１）が、前記ＩＧＢＴ領域を構成する部分の厚さ（ｄ２）、前記無効領域を構成する部分の厚さ（ｄ３）、および前記外周領域を構成する部分の厚さ（ｄ４）よりも薄くされ、
   前記ＦＷＤ領域を構成する部分の厚さは、前記ＦＷＤ領域の耐圧が、前記ＩＧＢＴ領域の耐圧よりも低くなる厚さとされており、
   さらに、前記半導体基板は、前記ＩＧＢＴ領域を構成する部分の厚さが、前記無効領域および前記外周領域を構成する部分の厚さよりも薄くされ、
   前記ＩＧＢＴ領域を構成する部分の厚さは、前記ＩＧＢＴ領域の耐圧が、前記無効領域および前記外周領域の耐圧よりも低くなる厚さとされている半導体装置。
4. 前記半導体基板には、前記ＦＷＤ領域と前記ＩＧＢＴ領域との間において、前記コレクタ層および前記カソード層側の他面（１０ｂ）に厚さが変化する段差部（１０ｃ）が形成されており、
   前記段差部は、前記カソード層が形成されている請求項１ないし３のいずれか１つに記載の半導体装置。

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