WO2022045135A1 - 半導体装置 - Google Patents

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WO2022045135A1
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impurity region
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insulating film
trench
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伸 瀧澤
裕介 野中
健太 合田
峻丞 原田
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株式会社デンソー
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present disclosure relates to a semiconductor device having a double gate trench gate structure.
  • a semiconductor device having a cell portion and an outer peripheral portion and having a double gate trench gate structure in the cell portion (see, for example, Patent Document 1).
  • a semiconductor device is configured by using a semiconductor substrate in which an n ⁇ type drift layer is formed on an n + type drain layer.
  • a body region, a source region, and the like are formed on the surface layer portion of the semiconductor substrate.
  • the semiconductor substrate is formed with a trench gate structure so as to penetrate the body region and the source region and reach the drift layer.
  • a shield electrode as a source potential is arranged on the bottom side of the gate trench via a shield insulating film, and a gate electrode is provided on the opening side of the gate trench via the gate insulating film. It is configured to have an arranged double gate. As a result, the parasitic capacitance generated between the gate electrode and the drain electrode can be reduced.
  • An intermediate insulating film is formed between the shield electrode and the gate electrode.
  • a semiconductor device in which a semiconductor element having a double-gate trench gate structure is formed has a cell portion in which the semiconductor element is formed and an outer peripheral portion surrounding the cell portion.
  • the portions are formed on the surface layer portion of the first conductive type drift layer, the second conductive type first impurity region formed on the drift layer, and the first impurity region in the first impurity region, and are formed in the drift layer.
  • a plurality of trench gate structures in which a shield electrode, an intermediate insulating film, and a gate electrode are sequentially laminated via an insulating film in each of the gate trenches to form a double gate, and opposite to the first impurity region with a drift layer interposed therebetween.
  • a first conductive type or second conductive type high concentration layer formed on the side and having a higher impurity concentration than the drift layer, and arranged on the trench gate structure and the first impurity region and the second impurity region, the first An interlayer insulating film in which a first contact hole connected to the 1 impurity region and the 2nd impurity region is formed, and a first electrode electrically connected to the 2nd impurity region and the 1st impurity region through the first contact hole, and high It has a second electrode that is electrically connected to the concentration layer, and in the semiconductor device, the first impurity region extends from the cell portion to the outer peripheral portion, and the interlayer insulating film has a second electrode.
  • a second contact hole that exposes the first impurity region is formed in a portion of the outer peripheral portion located on the one-way side of the cell portion, and the first electrode is formed in the outer peripheral portion through the second contact hole. 1 It is electrically connected to the impurity region.
  • the first impurity region extends to the outer peripheral portion, and in the outer peripheral portion, the first electrode is electrically connected to the first impurity region. Therefore, when the semiconductor device operates in the avalanche, carriers (for example, holes) are easily extracted from the first electrode connected to the first impurity region in the outer peripheral portion. Therefore, it is possible to suppress the operation of the parasitic bipolar transistor configured in the semiconductor device, and it is possible to improve the withstand voltage of the semiconductor device by improving the avalanche withstand capability.
  • FIG. 1st Embodiment It is a schematic diagram which shows the whole of the semiconductor device in 1st Embodiment. It is a top layout view of the semiconductor device in 1st Embodiment. It is sectional drawing along the line III-III in FIG. It is sectional drawing along the IV-IV line in FIG. It is sectional drawing along the VV line in FIG. It is sectional drawing along the VI-VI line in FIG. It is a perspective schematic diagram of the semiconductor device in 1st Embodiment. It is a schematic diagram which shows the current path when a semiconductor device is an on state.
  • the first embodiment will be described with reference to the drawings.
  • the first embodiment will be described.
  • a semiconductor device provided with an n-channel type vertical MOSFET (abbreviation of Metal Oxide Semiconductor Field Effect Transistor) having a double-gate trench gate structure as a semiconductor element will be described as an example.
  • n-channel type vertical MOSFET abbreviation of Metal Oxide Semiconductor Field Effect Transistor
  • the semiconductor device in the present embodiment is configured to have a cell portion 1 having a main cell region Rm serving as a main cell and a sense cell region Rs serving as a sense cell, and an outer peripheral portion 2. There is.
  • the main cell region Rm and the sense cell region Rs are provided with MOSFETs having the same structure, and the elements are separated from each other.
  • the area ratios of the main cell region Rm and the sense cell region Rs are adjusted so that the drain current flowing in the main cell region Rm decreases by a predetermined ratio and flows in the sense cell region Rs.
  • the sense cell region Rs is set to be several hundreds to one tens of thousands of the size of the main cell region Rm. Then, in the semiconductor device, the main current flowing in the main cell region Rm is detected based on the sense current flowing in the sense cell region Rs. Further, as will be described in detail later, the semiconductor device of this embodiment has a configuration having a source region 14.
  • the cell portion 1 and the outer peripheral portion 2 are partitioned depending on whether or not the source region 14 is formed, and the portion where the source region 14 is formed is referred to as the cell portion 1.
  • the configuration of the semiconductor device will be described with the width direction of the MOSFET being the x direction and the depth direction of the MOSFET intersecting the x direction being the y direction.
  • the main cell region Rm and the sense cell region Rs in the cell portion 1 have the same configuration. Therefore, the configuration of the cell unit 1 described below is applied to both the main cell region Rm and the sense cell region Rs.
  • the semiconductor device in the present embodiment is formed by using a semiconductor substrate 10 having a substrate 11 composed of an n + type silicon substrate or the like having a high impurity concentration. ing.
  • An n - type drift layer 12 having an impurity concentration lower than that of the substrate 11 is formed on the surface of the substrate 11.
  • the substrate 11 functions as a drain layer and corresponds to a high concentration layer.
  • a p-type body region 13 having a relatively low impurity concentration is formed at a desired position on the surface layer of the drift layer 12.
  • the body region 13 is formed by, for example, ion-implanting a p-type impurity into the drift layer 12, and also functions as a channel layer forming a channel region.
  • the body region 13 is formed with the y direction as the longitudinal direction among a plurality of trench gate structures described later. Then, as shown in FIG. 2, the body region 13 extends from the cell portion 1 to the outer peripheral portion 2.
  • the boundary between the portion where the body region 13 is formed and the portion where the body region 13 is not formed is shown by a broken line as the body region boundary portion 13a.
  • the surface layer portion of the body region 13 is provided with an n-type source region 14 having a higher impurity concentration than the drift layer 12.
  • the source region 14 is formed with the y direction as the longitudinal direction among a plurality of trench gate structures described later. However, the source region 14 is formed so as to terminate within the body region 13.
  • the portion where the source region 14 is formed is the cell portion 1.
  • the boundary between the portion where the source region 14 is formed and the portion where the source region 14 is not formed is shown as the source region boundary portion 14a.
  • the body region 13 corresponds to the first impurity region
  • the source region 14 corresponds to the second impurity region.
  • the semiconductor substrate 10 is formed with a plurality of contact trenches 15 that penetrate the source region 14 and reach the body region 13. As a result, the body region 13 is exposed on the bottom surface of the contact trench 15.
  • a p + type body region contact region 13b that serves as a body contact is formed in a portion of the body region 13 exposed from the bottom surface of the contact trench 15.
  • An n + type source region contact region 14b serving as a source contact is formed in a portion of the source region 14 exposed from the side surface of the contact trench 15.
  • the source region contact region 14b corresponds to the second impurity region contact region.
  • the contact trench 15 is formed with the y direction as the longitudinal direction among a plurality of trench gate structures described later. Specifically, the contact trench 15 is formed so as to protrude from the source region 14 in the y direction. That is, the contact trench 15 is formed from the cell portion 1 to the outer peripheral portion 2. However, the contact trench 15 is formed so as to terminate inside the body region 13 in the y direction. Further, the contact trench 15 is formed so as to be arranged along the x direction, and is formed between a plurality of trench gate structures described later. That is, the contact trench 15 has a striped layout in which the contact trenches 15 are arranged in parallel at equal intervals.
  • the contact region 14b for the source region is formed around the contact trench 15 as shown in FIG. 7. Therefore, in the present embodiment, the source region contact region 14b is in a state of protruding from the source region 14 in the y direction. That is, the contact region 14b for the source region is in a state of extending to the outer peripheral portion 2.
  • a plurality of gate trenches 16 are arranged so as to be arranged along the x direction with the y direction (that is, one direction) as the longitudinal direction. Is formed.
  • the gate trench 16 is a trench for forming a trench gate structure, and in the present embodiment, the gate trenches 16 are arranged in parallel at equal intervals to form a striped layout.
  • each gate trench 16 extends from the cell portion 1 to the outer peripheral portion 2 in the y direction.
  • the gate trench 16 is formed so as to protrude from the body region 13 at the outer peripheral portion 2.
  • the body region 13 terminates inside in the extending direction of the gate trench 16 in the y direction.
  • the gate trench 16 is formed deeper than the body region 13. That is, the gate trench 16 has a depth that reaches the drift layer 12 from the one side 10a side of the semiconductor substrate 10 through the source region 14 and the body region 13. Further, in the present embodiment, the width of the gate trench 16 gradually narrows toward the bottom, and the bottom is rounded.
  • the plurality of gate trenches 16 are formed so that the gate trenches 16 located at both ends in the x direction are located on the outer peripheral portion 2. Therefore, the gate trenches 16 located at both ends in the x direction are formed so as to penetrate the body region 13 and reach the drift layer 12.
  • the inner wall surface of the gate trench 16 is covered with the insulating film 17.
  • the insulating film 17 of the present embodiment has a shield insulating film 17a covering the lower portion of the gate trench 16 and a gate insulating film 17b covering the upper portion.
  • the shield insulating film 17a is formed so as to cover the side surface of the lower portion from the bottom of the gate trench 16.
  • the gate insulating film 17b is formed so as to cover the side surface of the upper portion of the gate trench 16.
  • the gate insulating film 17b has a thicker portion formed on the outer peripheral portion 2 than a portion formed on the cell portion 1.
  • the gate insulating film 17b is thicker at the portion formed on the outer edge portion 2b of the outer peripheral portion 2 than at the portion formed on the inner edge portion 2a of the outer peripheral portion 2. That is, the gate insulating film 17b is thickened in the order of the cell portion 1, the inner edge portion 2a of the outer peripheral portion 2, and the outer edge portion 2b of the outer peripheral portion 2.
  • the cell portion 1 side of the outer peripheral portion 2 of the outer peripheral portion 2 described later is closer to the cell portion 1 in the y direction. Is the inner edge portion 2a.
  • the outer edge portion 2b is the side opposite to the cell portion 1 from the gate wiring 23 described later in the outer peripheral portion 2 in the y direction.
  • the thickness of the gate insulating film 17b is not particularly limited, but when the thickness of the gate insulating film 17b is changed in this way, for example, after forming the insulating film by thermal oxidation, the portion to be thickened is further insulated by deposition or the like. The thickness is adjusted by arranging the film.
  • a shield electrode 18 and a gate electrode 19 composed of doped Poly—Si are laminated and arranged via an insulating film 17. That is, a double gate is arranged in the gate trench 16.
  • the shield electrode 18 is fixed to the source potential by being connected to the upper electrode 22.
  • the capacitance between the gate and the drain can be reduced, and the electrical characteristics of the MOSFET can be improved.
  • the gate electrode 19 performs a MOSFET switching operation, and forms a channel region in the body region 13 on the side surface of the gate trench 16 when a gate voltage is applied.
  • the trench gate structure is composed of the gate trench 16, the insulating film 17, the shield electrode 18, the gate electrode 19, and the intermediate insulating film 20.
  • the gate trench 16 is formed as described above, a plurality of lines are arranged in the x direction which is the vertical direction of the paper surface of FIG. 2 with the y direction which is the left-right direction of the paper surface of FIG. 2 as the longitudinal direction. It has a striped layout.
  • the source region 14 is formed in the inner portion of the trench gate structure in the longitudinal direction, and the cell portion 1 that functions as a MOSFET is configured in that portion. Further, the tip portion of the trench gate structure outside the cell portion 1 is located on the outer peripheral portion 2.
  • the shield electrode 18 extends to the outside of the gate electrode 19. These portions are exposed as the shield liner 18a from the surface side of the body region 13 and the source region 14. Further, at the longitudinal end of the gate trench 16, the tip of the intermediate insulating film 20 is also between the portion of the shield electrode 18 extending outside the gate electrode 19 and the tip of the gate electrode 19. It is insulated by the portion 20a.
  • the shield liner 18a is routed so as to surround the cell portion 1.
  • the shield liner 18a is hatched for easy understanding.
  • an interlayer insulating film 21 composed of an oxide film or the like is formed so as to cover the gate electrode 19. Then, as shown in FIG. 3, the interlayer insulating film 21 is formed with a first contact hole 21a communicating with the contact trench 15 formed in the semiconductor substrate 10.
  • the contact trench 15, the contact region 14b for the source region, and the contact region 13b for the body region are formed as follows.
  • the first contact hole 21a is formed in the interlayer insulating film 21.
  • impurities constituting the source region contact region 14b are ion-implanted into the semiconductor substrate 10 through the first contact hole 21a to form the source region contact region 14b.
  • a contact trench 15 is formed which penetrates the contact region 14b for the source region and communicates with the first contact hole 21a. That is, the contact region 14b for the source region and the contact trench 15 are formed by using the same mask of the interlayer insulating film 21. Therefore, the contact region 14b for the source region is in a state of being formed around the contact trench 15.
  • the interlayer insulating film 21 is used as a mask again, and impurities constituting the body region contact region 13b are ion-implanted into the bottom surface of the contact trench 15 to form the body region contact region 13b.
  • the contact trench 15, the contact region 14b for the source region, and the contact region 13b for the body region are formed in this way.
  • the interlayer insulating film 21 is formed with a second contact hole 21b that exposes the surface of the body region 13 on the outer peripheral portion 2. As shown in FIG. 6, the interlayer insulating film 21 is formed with a third contact hole 21c for exposing the gate electrode 19 and a fourth contact hole 21d for exposing the shield liner 18a on the outer peripheral portion 2.
  • the upper electrode 22 has a body region 13 (that is, a body region contact region 13b) and a source region 14 (that is, a body region contact region 13b) through the first connection portion 22a in the cell portion 1. That is, it is formed so as to be electrically connected to the contact region 14b) for the source region.
  • the first connection portion 22a is made of a tungsten (W) plug or the like, and is embedded in the first contact hole 21a and the contact trench 15 formed in the interlayer insulating film 21. Further, in the present embodiment, the upper electrode 22 corresponds to the first electrode.
  • the upper electrode 22 is connected to the body region 13 in the outer peripheral portion 2 through a second connection portion 22b such as a W plug embedded in the second contact hole 21b formed in the interlayer insulating film 21. It is formed to be connected. That is, the body region 13 formed on the outer peripheral portion 2 is configured with the contact portion C connected to the upper electrode 22.
  • the gate wiring 23 is electrically connected to the gate electrode 19 through a connection portion 23a such as a W plug embedded in the third contact hole 21c formed in the interlayer insulating film 21. It is formed so as to.
  • the shield wiring 24 is formed so as to be electrically connected to the shield electrode 18 through a connection portion 24a such as a W plug embedded in the fourth contact hole 21d formed in the interlayer insulating film 21.
  • the contact portion C connected to the upper electrode 22 in the body region 13, the portion connected to the gate wiring 23 in the gate electrode 19, and the shield electrode 18 Hatching is applied to the part connected to our shield wiring 24.
  • a lower electrode 25 corresponding to a drain electrode is formed on the surface of the substrate 11 opposite to the drift layer 12. That is, the lower electrode 25 is formed on the other surface 10b of the semiconductor substrate 10. In this embodiment, the lower electrode 25 corresponds to the second electrode. With such a configuration, the vertical MOSFET in this embodiment is configured.
  • the semiconductor substrate 10 includes the substrate 11, the drift layer 12, the body region 13, the source region 14, and the like.
  • a channel is formed in a portion of the body region 13 in contact with the gate trench 16 by applying a voltage equal to or higher than a predetermined voltage to the gate electrode 19 as in a normal MOSFET. It is turned on by the current flowing between the source and drain. Further, when the voltage applied to the gate electrode 19 becomes less than a predetermined voltage, the channel formed in the body region 13 disappears and the current is cut off, so that the off state is achieved.
  • a parasitic bipolar transistor composed of a drift layer 12, a body region 13, and a source region 14 is configured. Therefore, in the above-mentioned semiconductor device, when the on state is changed to the off state, the parasitic bipolar transistor is operated by the avalanche operation, so that an excessive current may flow between the source and the drain.
  • the body region 13 extends to the outer peripheral portion 2. Further, in the outer peripheral portion 2, the body region 13 is configured to have a contact portion C electrically connected to the upper electrode 22.
  • the upper electrode 22 is connected to the contact portion C of the body region 13 at the outer peripheral portion 2. Therefore, when the semiconductor device operates in the avalanche, holes are easily extracted from the upper electrode 22 through the contact portion C in the outer peripheral portion 2. As a result, it is possible to suppress the operation of the parasitic bipolar transistor, and it is possible to improve the withstand voltage of the semiconductor device by improving the avalanche withstand capability.
  • the contact trench 15 and the contact region 14b for the source region are formed up to the outer peripheral portion 2. Therefore, when the semiconductor device operates in the avalanche, the holes generated in the outer peripheral portion 2 can be easily extracted from the source region contact region 14b formed in the outer peripheral portion 2. As a result, it is possible to suppress the operation of the parasitic bipolar transistor, and further improve the avalanche withstand capability.
  • the mask for forming the source region contact region 14b and the mask for forming the contact trench 15 are the same mask.
  • the contact region 14b for the source region is formed around the contact trench 15. Therefore, when the protrusion length of the contact trench 15 to the outer peripheral portion 2 is lengthened, the protrusion length of the source region contact region 14b to the outer peripheral portion 2 is also lengthened.
  • the semiconductor device when the semiconductor device is turned on, a current flows between the source and the drain.
  • the current flows through the main path R1 in the order of the substrate 11, the drift layer 12, the body region 13, the source region 14, and the source region contact region 14b.
  • the current flows through the parasitic path R2 in the order of the drift layer 12, the body region 13, and the source region contact region 14b.
  • the main path R1 is a current flowing only in the cell portion 1
  • the parasitic path R2 is a current flowing through the outer peripheral portion 2.
  • the area of the sense cell region Rs is minimized with respect to the main cell region Rm as described above, and the variation in current due to the increase in the current of the parasitic path R2 is ignored as compared with the main cell region Rm. become unable. Therefore, by connecting the body region 13 and the upper electrode 22 at the outer peripheral portion 2 as in the present embodiment, it is possible to improve the avalanche withstand capacity while suppressing a decrease in the current flowing through the cell portion 1. That is, it is possible to improve the avalanche withstand capacity while suppressing a decrease in the current flowing through the sense cell region Rs of the cell portion 1. Therefore, in the present embodiment, it is possible to improve the avalanche withstand capacity while suppressing the decrease in current detection accuracy.
  • the gate insulating film 17b is thicker in the outer peripheral portion 2 than in the cell portion 1. That is, the gate insulating film 17b on the outer peripheral portion 2 on the end side in the longitudinal direction where electric field concentration is likely to occur when the avalanche operation is performed is thickened. Therefore, it is possible to prevent the gate insulating film 17b from being broken, and it is possible to further improve the avalanche resistance.
  • the body region 13 extends to the outer peripheral portion 2. Further, in the outer peripheral portion 2, the body region 13 is configured to have a contact portion C electrically connected to the upper electrode 22. Therefore, when the semiconductor device operates in the avalanche, holes are easily extracted from the upper electrode 22 through the contact portion C in the outer peripheral portion 2. Therefore, it is possible to suppress the operation of the parasitic bipolar transistor, and it is possible to improve the withstand voltage of the semiconductor device by improving the avalanche withstand capability.
  • the current flowing through the cell portion 1 is reduced as compared with the case where the protruding length of the contact trench 15 to the outer peripheral portion 2 is lengthened. It is possible to improve the avalanche capacity while suppressing this. In this case, the reduction rate of the current flowing in the sense cell region Rs can be reduced.
  • the gate insulating film 17b is thicker in the outer peripheral portion 2 than in the cell portion 1. That is, the gate insulating film 17b on the outer peripheral portion 2 on the end side in the longitudinal direction where electric field concentration is likely to occur when the avalanche operation is performed is thickened. Therefore, it is possible to prevent the gate insulating film 17b from being broken, and it is possible to further improve the avalanche resistance.
  • a MOSFET having an n-channel type trench gate structure in which the first conductive type is n-type and the second conductive type is p-type has been described as an example of a semiconductor device.
  • a semiconductor device having another structure for example, a MOSFET having a p-channel type trench gate structure in which the conductive type of each component is inverted with respect to the n-channel type may be used.
  • the semiconductor device may have a configuration in which an IGBT having a similar structure is formed in addition to the MOSFET. In the case of the IGBT, it is the same as the vertical MOSFET described in the first embodiment except that the n + type substrate 11 in the first embodiment is changed to the P + type collector layer.
  • the gate insulating film 17b may have the same thickness in the cell portion 1 and the outer peripheral portion 2.

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Abstract

ダブルゲートのトレンチゲート構造を有する半導体装置において、第１不純物領域（１３）は、セル部（１）から外周部（２）まで延設され、層間絶縁膜（２１）には、外周部（２）のうちのセル部（１）よりも一方向側に位置する部分において、第１不純物領域（１３）を露出させる第２コンタクトホール（２１ｂ）が形成されるようにする。そして、第１電極（２２）は、外周部（２）において、第２コンタクトホール（２１ｂ）を通じて第１不純物領域（１３）と電気的に接続されるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０２０年８月２６日に出願された日本特許出願番号２０２０－１４２６２８号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、ダブルゲートのトレンチゲート構造を有する半導体装置に関する。
　従来より、セル部と外周部とを有し、セル部に、ダブルゲートのトレンチゲート構造を有する半導体素子を形成することが提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置は、ｎ＋型のドレイン層の上にｎ－型のドリフト層が形成された半導体基板を用いて構成される。そして、半導体基板の表層部には、ボディ領域やソース領域等が形成されている。また、半導体基板には、ボディ領域およびソース領域を貫通してドリフト層に達するようにトレンチゲート構造が形成されている。この半導体装置におけるトレンチゲート構造は、ゲートトレンチの底部側にシールド絶縁膜を介してソース電位とされるシールド電極が配置されると共に、ゲートトレンチの開口部側にゲート絶縁膜を介してゲート電極が配置されたダブルゲートを有する構成とされている。これにより、ゲート電極とドレイン電極との間に発生する寄生容量を低減できる。なお、シールド電極とゲート電極との間には、中間絶縁膜が形成されている。
特開２０１４－１９７７０２号公報
　ところで、現状では、上記のようなダブルゲートを有するトレンチゲート構造が備えられた半導体装置において、耐圧を向上させることが望まれている。
　本開示は、耐圧を向上させることができる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、ダブルゲートのトレンチゲート構造を有する半導体素子が形成された半導体装置は、半導体素子が形成されたセル部と、セル部を囲む外周部とを有し、セル部は、第１導電型のドリフト層と、ドリフト層上に形成された第２導電型の第１不純物領域と、第１不純物領域内における当該第１不純物領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第２不純物領域と、一方向を長手方向とすると共に第２不純物領域から第１不純物領域を貫通してドリフト層に達するストライプ状に配置された複数のゲートトレンチ内それぞれに、絶縁膜を介して、シールド電極、中間絶縁膜およびゲート電極が順に積層されてダブルゲートとされた複数のトレンチゲート構造と、ドリフト層を挟んで第１不純物領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層と、トレンチゲート構造と第１不純物領域および第２不純物領域の上に配置され、第１不純物領域および第２不純物領域に繋がる第１コンタクトホールが形成された層間絶縁膜と、第１コンタクトホールを通じて第２不純物領域および第１不純物領域と電気的に接続される第１電極と、高濃度層と電気的に接続された第２電極と、を有している、そして、半導体装置において、第１不純物領域は、セル部から外周部まで延設されており、層間絶縁膜には、外周部のうちのセル部よりも一方向側に位置する部分において、第１不純物領域を露出させる第２コンタクトホールが形成されており、第１電極は、外周部において、第２コンタクトホールを通じて第１不純物領域と電気的に接続されている。
　これによれば、第１不純物領域が外周部まで延設されており、外周部において、第１電極は、第１不純物領域と電気的に接続されている。このため、半導体装置がアバランシェ動作する際、外周部では、第１不純物領域と接続される第１電極からキャリア（例えば、正孔）が引き抜かれ易くなる。したがって、半導体装置内に構成される寄生バイポーラトランジスタが作動することを抑制でき、アバランシェ耐量の向上を図ることで半導体装置の耐圧の向上を図ることができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の全体を示す模式図である。 第１実施形態における半導体装置の上面レイアウト図である。 図２中のIII－III線に沿った断面図である。 図２中のIV－IV線に沿った断面図である。 図２中のV－V線に沿った断面図である。 図２中のVI－VI線に沿った断面図である。 第１実施形態における半導体装置の斜視模式図である。 半導体装置がオン状態である際の電流経路を示す模式図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。第１実施形態について説明する。本実施形態では、半導体素子として、ダブルゲートのトレンチゲート構造を有するｎチャネルタイプの縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が備えられた半導体装置を例に挙げて説明する。
　まず、本実施形態における半導体装置は、図１に示されるように、メインセルとなるメインセル領域Ｒｍおよびセンスセルとなるセンスセル領域Ｒｓを有するセル部１と、外周部２とを有する構成とされている。メインセル領域Ｒｍおよびセンスセル領域Ｒｓは、同じ構造のＭＯＳＦＥＴが備えられ、互いの領域の間が素子分離されている。
　また、メインセル領域Ｒｍおよびセンスセル領域Ｒｓは、メインセル領域Ｒｍに流れるドレイン電流がセンスセル領域Ｒｓに所定比率だけ減少して流れるように、面積比が調整されている。特に限定されるものではないが、センスセル領域Ｒｓは、メインセル領域Ｒｍの数百～数万分の１の大きさとされている。そして、半導体装置では、センスセル領域Ｒｓに流れるセンス電流に基づき、メインセル領域Ｒｍに流れるメイン電流が検出される。また、具体的には後述するが、本実施形態の半導体装置は、ソース領域１４を有する構成とされている。そして、本実施形態では、セル部１と外周部２とは、ソース領域１４が形成されているか否かによって区画され、ソース領域１４が形成されている部分がセル部１とされている。
　以下では、図２～図７に示されるように、ＭＯＳＦＥＴの幅方向をｘ方向とし、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向として半導体装置の構成を説明する。なお、上記のように、セル部１におけるメインセル領域Ｒｍとセンスセル領域Ｒｓとは、同じ構成とされている。このため、以下で説明するセル部１の構成は、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの両方に適用されるものである。
　図３～図７に示されるように、本実施形態における半導体装置は、不純物濃度が高濃度とされたｎ＋型のシリコン基板等で構成される基板１１を有する半導体基板１０を用いて形成されている。基板１１の表面上には、基板１１よりも不純物濃度が低濃度とされたｎ－型のドリフト層１２が形成されている。なお、本実施形態では、基板１１がドレイン層として機能し、高濃度層に相当する。
　ドリフト層１２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型のボディ領域１３が形成されている。ボディ領域１３は、例えば、ドリフト層１２に対してｐ型不純物をイオン注入すること等によって形成され、チャネル領域を形成するチャネル層としても機能する。なお、ボディ領域１３は、図２に示されるように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。そして、ボディ領域１３は、図２に示されるように、セル部１から外周部２まで延設されている。図２中では、ボディ領域１３が形成されている部分と形成されていない部分の境界をボディ領域境界部１３ａとして破線で示している。
　ボディ領域１３の表層部には、ドリフト層１２よりも不純物濃度が高濃度とされたｎ型のソース領域１４が備えられている。なお、ソース領域１４は、図２に示されるように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。但し、ソース領域１４は、ボディ領域１３内で終端するように形成されている。そして、本実施形態では、ソース領域１４が形成されている部分がセル部１とされている。図２中では、ソース領域１４が形成されている部分と形成されていない部分の境界をソース領域境界部１４ａとして示している。また、本実施形態では、ボディ領域１３が第１不純物領域に相当し、ソース領域１４が第２不純物領域に相当している。
　そして、半導体基板１０には、ソース領域１４を貫通してボディ領域１３に達する複数のコンタクトトレンチ１５が形成されている。これにより、コンタクトトレンチ１５の底面では、ボディ領域１３が露出した状態となっている。そして、ボディ領域１３のうちのコンタクトトレンチ１５の底面から露出した部分には、ボディコンタクトとなるｐ＋型のボディ領域用コンタクト領域１３ｂが形成されている。ソース領域１４のうちのコンタクトトレンチ１５の側面から露出した部分には、ソースコンタクトとなるｎ＋型のソース領域用コンタクト領域１４ｂが形成されている。なお、本実施形態では、ソース領域用コンタクト領域１４ｂが第２不純物領域用コンタクト領域に相当する。
　ここで、コンタクトトレンチ１５は、図２に示されるように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。具体的には、コンタクトトレンチ１５は、ｙ方向において、ソース領域１４から突出するように形成されている。つまり、コンタクトトレンチ１５は、セル部１から外周部２に渡って形成されている。但し、コンタクトトレンチ１５は、ｙ方向において、ボディ領域１３の内側で終端するように形成されている。また、コンタクトトレンチ１５は、ｘ方向に沿って配列されるように形成され、後述する複数のトレンチゲート構造の間にそれぞれ形成されている。つまり、コンタクトトレンチ１５は、等間隔に平行に並べられたストライプ状のレイアウトとされている。
　そして、ソース領域用コンタクト領域１４ｂは、図７に示されるように、コンタクトトレンチ１５の周囲に形成されている。このため、本実施形態では、ソース領域用コンタクト領域１４ｂは、ｙ方向において、ソース領域１４よりも突出した状態になっている。つまり、ソース領域用コンタクト領域１４ｂは、外周部２まで延設された状態となっている。
　ドリフト層１２の表層部のうちのボディ領域１３やソース領域１４の間には、ｙ方向（すなわち、一方向）を長手方向とし、ｘ方向に沿って配列されるように複数本のゲートトレンチ１６が形成されている。このゲートトレンチ１６はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ１６が等間隔に平行に並べられることでストライプ状のレイアウトとされている。
　そして、各ゲートトレンチ１６は、ｙ方向において、セル部１から外周部２まで延設されている。本実施形態では、ゲートトレンチ１６は、図２に示されるように、外周部２において、ボディ領域１３よりも突出するように形成されている。言い換えると、ボディ領域１３は、ｙ方向において、ゲートトレンチ１６の延設方向における内側で終端している。
　ゲートトレンチ１６は、ボディ領域１３よりも深くまで形成されている。つまり、ゲートトレンチ１６は、半導体基板１０の一面１０ａ側からソース領域１４およびボディ領域１３を貫通してドリフト層１２に達する深さとされている。また、本実施形態では、ゲートトレンチ１６は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。
　なお、複数本のゲートトレンチ１６は、ｘ方向の両端に位置するゲートトレンチ１６が外周部２に位置するように形成されている。このため、ｘ方向の両端に位置するゲートトレンチ１６は、ボディ領域１３を貫通してドリフト層１２に達するように形成されている。
　ゲートトレンチ１６の内壁面は、絶縁膜１７によって覆われている。本実施形態の絶縁膜１７は、ゲートトレンチ１６のうちの下方部分を覆っているシールド絶縁膜１７ａと上方部分を覆っているゲート絶縁膜１７ｂとを有している。具体的には、シールド絶縁膜１７ａは、ゲートトレンチ１６の底部から下方部分の側面を覆うように形成されている。ゲート絶縁膜１７ｂは、ゲートトレンチ１６の上方部分の側面を覆うように形成されている。
　ここで、本実施形態では、図３～図５に示されるように、ゲート絶縁膜１７ｂは、セル部１に形成される部分より外周部２に形成される部分の方が厚くされている。そして、ゲート絶縁膜１７ｂは、外周部２の内縁部分２ａに形成される部分より外周部２のうちの外縁部分２ｂに形成される部分の方が厚くされている。つまり、ゲート絶縁膜１７ｂは、セル部１、外周部２の内縁部分２ａ、外周部２の外縁部分２ｂの順に厚くされている。
　なお、本実施形態では、図２に示されるように、半導体基板１０の面方向に対する法線方向から視たとき、ｙ方向において、外周部２のうちの後述するゲート配線２３よりセル部１側の部分を内縁部分２ａとしている。また、半導体基板１０の面方向に対する法線方向から視たとき、ｙ方向において、外周部２のうちの後述するゲート配線２３よりセル部１と反対側を外縁部分２ｂとしている。そして、特に限定されるものではないが、このようにゲート絶縁膜１７ｂの厚さを変更する場合には、例えば、熱酸化で絶縁膜を形成した後、厚くしたい部分にデポジション等によってさらに絶縁膜を配置することで厚さが調整される。
　ゲートトレンチ１６内には、絶縁膜１７を介してドープトＰｏｌｙ－Ｓｉによって構成されたシールド電極１８およびゲート電極１９が積層されて配置されている。つまり、ゲートトレンチ１６内には、ダブルゲートが配置されている。
　シールド電極１８は、後述するように、上部電極２２と接続されることでソース電位に固定されている。これにより、本実施形態の半導体装置では、ゲート－ドレイン間の容量を小さくでき、ＭＯＳＦＥＴの電気特性の向上を図ることができる。ゲート電極１９は、ＭＯＳＦＥＴのスイッチング動作を行うものであり、ゲート電圧印加時にゲートトレンチ１６の側面のボディ領域１３にチャネル領域を形成する。
　シールド電極１８とゲート電極１９との間には、中間絶縁膜２０が形成されている。これにより、シールド電極１８とゲート電極１９とが絶縁されている。そして、これらゲートトレンチ１６、絶縁膜１７、シールド電極１８、ゲート電極１９および中間絶縁膜２０によってトレンチゲート構造が構成されている。このトレンチゲート構造は、上記のようにゲートトレンチ１６が形成されているため、図２の紙面左右方向となるｙ方向を長手方向として、図２の紙面上下方向となるｘ方向に複数本が並べられることでストライプ状のレイアウトとされている。
　そして、上記のようにトレンチゲート構造のうちの長手方向の内側の部分にソース領域１４が形成されており、その部分においてＭＯＳＦＥＴとして機能させられるセル部１が構成されている。また、セル部１よりも外側となるトレンチゲート構造の先端部分は、外周部２に位置している。
　そして、図６に示されるように、ゲートトレンチ１６の長手方向の端部では、シールド電極１８がゲート電極１９よりも外側まで延設されている。そして、これらの部分がシールドライナー１８ａとしてボディ領域１３やソース領域１４の表面側から露出させられている。また、このゲートトレンチ１６の長手方向の端部において、シールド電極１８のうちのゲート電極１９よりも外側に延設された部分とゲート電極１９の先端との間も中間絶縁膜２０のうちの先端部２０ａによって絶縁されている。
　なお、本実施形態では、シールドライナー１８ａは、セル部１を囲むように引き回されている。図２では、理解を容易にするため、シールドライナー１８ａにハッチングを施してある。
　また、半導体基板１０の一面１０ａ側には、ゲート電極１９を覆うように酸化膜等で構成された層間絶縁膜２１が形成されている。そして、層間絶縁膜２１には、図３に示されるように、半導体基板１０に形成されたコンタクトトレンチ１５と連通する第１コンタクトホール２１ａが形成されている。
　ここで、本実施形態では、コンタクトトレンチ１５、ソース領域用コンタクト領域１４ｂ、ボディ領域用コンタクト領域１３ｂは、次のように形成される。
　すなわち、まず、層間絶縁膜２１に第１コンタクトホール２１ａを形成する。次に、層間絶縁膜２１をマスクとし、第１コンタクトホール２１ａを通じて半導体基板１０にソース領域用コンタクト領域１４ｂを構成する不純物をイオン注入してソース領域用コンタクト領域１４ｂを形成する。その後、層間絶縁膜２１をマスクとし、ソース領域用コンタクト領域１４ｂを貫通して第１コンタクトホール２１ａと連通するコンタクトトレンチ１５を形成する。つまり、ソース領域用コンタクト領域１４ｂとコンタクトトレンチ１５とを同じ層間絶縁膜２１のマスクを用いて形成する。このため、ソース領域用コンタクト領域１４ｂは、コンタクトトレンチ１５の周囲に形成された状態となる。
　その後、再び、層間絶縁膜２１をマスクとし、コンタクトトレンチ１５の底面に、ボディ領域用コンタクト領域１３ｂを構成する不純物をイオン注入してボディ領域用コンタクト領域１３ｂを形成する。本実施形態では、このようにしてコンタクトトレンチ１５、ソース領域用コンタクト領域１４ｂ、ボディ領域用コンタクト領域１３ｂが形成される。
　また、層間絶縁膜２１には、図４に示されるように、外周部２において、ボディ領域１３の表面を露出させる第２コンタクトホール２１ｂが形成されている。層間絶縁膜２１には、図６に示されるように、外周部２において、ゲート電極１９を露出させる第３コンタクトホール２１ｃ、およびシールドライナー１８ａを露出させる第４コンタクトホール２１ｄが形成されている。
　そして、層間絶縁膜２１上には、ソース電極に相当する上部電極２２、ゲート配線２３、およびシールド配線２４が形成されている。具体的には、上部電極２２は、図２および図３に示されるように、セル部１において、第１接続部２２ａを通じてボディ領域１３（すなわち、ボディ領域用コンタクト領域１３ｂ）やソース領域１４（すなわち、ソース領域用コンタクト領域１４ｂ）と電気的に接続されるように形成されている。なお、第１接続部２２ａは、タングステン（Ｗ）プラグ等で構成されており、層間絶縁膜２１に形成された第１コンタクトホール２１ａおよびコンタクトトレンチ１５内に埋込まれている。また、本実施形態では、上部電極２２が第１電極に相当する。
　上部電極２２は、図４に示されるように、外周部２において、層間絶縁膜２１に形成された第２コンタクトホール２１ｂ内に埋め込まれたＷプラグ等の第２接続部２２ｂを通じてボディ領域１３と接続されるように形成されている。つまり、外周部２に形成されたボディ領域１３には、上部電極２２と接続されるコンタクト部Ｃが構成されている。
　さらに、ゲート配線２３は、図６に示されるように、層間絶縁膜２１に形成された第３コンタクトホール２１ｃ内に埋め込まれたＷプラグ等の接続部２３ａを通じてゲート電極１９に電気的に接続されるように形成されている。シールド配線２４は、層間絶縁膜２１に形成された第４コンタクトホール２１ｄ内に埋め込まれたＷプラグ等の接続部２４ａを通じてシールド電極１８に電気的に接続されるように形成されている。なお、図２では、理解をし易くするため、ボディ領域１３のうちの上部電極２２と接続されるコンタクト部Ｃ、ゲート電極１９のうちのゲート配線２３と接続される部分、およびシールド電極１８のうちのシールド配線２４と接続される部分にハッチングを施してある。
　基板１１のうちドリフト層１２と反対側の面には、ドレイン電極に相当する下部電極２５が形成されている。つまり、半導体基板１０の他面１０ｂには、下部電極２５が形成されている。なお、本実施形態では、下部電極２５が第２電極に相当している。このような構成により、本実施形態における縦型のＭＯＳＦＥＴが構成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ－型、ｎ型、ｎ＋型が第１導電型に相当し、ｐ型、ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、基板１１、ドリフト層１２、ボディ領域１３、ソース領域１４等を含んで半導体基板１０が構成されている。
　次に、上記半導体装置における作動および効果について説明する。まず、上記のような半導体装置は、通常のＭＯＳＦＥＴと同様に、ゲート電極１９に所定以上の電圧が印加されることにより、ボディ領域１３のうちのゲートトレンチ１６と接する部分にチャネルが形成され、ソース－ドレイン間に電流が流れることでオン状態となる。また、ゲート電極１９に印加されている電圧が所定電圧未満となると、ボディ領域１３に形成されていたチャネルが消滅し、電流が遮断されることでオフ状態となる。
　そして、上記のような半導体装置では、ドリフト層１２、ボディ領域１３、ソース領域１４による寄生バイポーラトランジスタが構成される。このため、上記のような半導体装置では、オン状態からオフ状態とする際、アバランシェ動作によって寄生バイポーラトランジスタが作動することにより、ソース－ドレイン間に過大な電流が流れる可能性がある。
　このため、本実施形態の半導体装置では、ボディ領域１３が外周部２まで延設されている。そして、外周部２において、ボディ領域１３は、上部電極２２と電気的に接続されたコンタクト部Ｃを有する構成とされている。言い換えると、上部電極２２は、外周部２において、ボディ領域１３のコンタクト部Ｃと接続されている。したがって、半導体装置がアバランシェ動作する際、外周部２では、コンタクト部Ｃを通じて上部電極２２から正孔が引き抜かれ易くなる。これにより、寄生バイポーラトランジスタが作動することを抑制でき、アバランシェ耐量の向上を図ることで半導体装置の耐圧の向上を図ることができる。
　また、本実施形態では、コンタクトトレンチ１５およびソース領域用コンタクト領域１４ｂを外周部２まで形成している。このため、半導体装置がアバランシェ動作した際、外周部２に発生する正孔を外周部２に形成されたソース領域用コンタクト領域１４ｂからも引き抜き易くできる。これにより、寄生バイポーラトランジスタが作動することを抑制でき、さらにアバランシェ耐量の向上を図ることができる。
　ここで、コンタクトトレンチ１５の外周部２への突出長さを長くすることにより、コンタクト部Ｃを形成せずにアバランシェ耐量を向上させることも考えられる。例えば、コンタクトトレンチ１５を本実施形態のコンタクト部Ｃが形成される部分近傍まで突出させることにより、コンタクト部Ｃを形成せずにアバランシェ耐量を向上させることも考えられる。
　しかしながら、本実施形態では、ソース領域用コンタクト領域１４ｂを形成する際、ソース領域用コンタクト領域１４ｂを形成するためのマスクとコンタクトトレンチ１５を形成するためのマスクとを同じマスクとしている。そして、ソース領域用コンタクト領域１４ｂは、コンタクトトレンチ１５の周囲に形成されている。したがって、コンタクトトレンチ１５の外周部２への突出長さを長くした場合、ソース領域用コンタクト領域１４ｂの外周部２への突出長さも長くなる。
　そして、半導体装置をオン状態とした際には、ソース－ドレイン間に電流が流れる。この場合、図８に示されるように、電流は、基板１１、ドリフト層１２、ボディ領域１３、ソース領域１４、ソース領域用コンタクト領域１４ｂの順に主経路Ｒ１を流れる。また、電流は、ドリフト層１２、ボディ領域１３、ソース領域用コンタクト領域１４ｂの順に寄生経路Ｒ２を流れる。なお、主経路Ｒ１は、セル部１のみを流れる電流であり、寄生経路Ｒ２は、外周部２を介して流れる電流である。そして、ソース領域用コンタクト領域１４ｂの外周部２への突出長さを長くした場合、寄生経路Ｒ２で流れる電流が大きくなり、主経路Ｒ１に流れる電流が減少する。
　この場合、センスセル領域Ｒｓは、上記のようにメインセル領域Ｒｍに対して面積が極小とされており、メインセル領域Ｒｍと比較すると、寄生経路Ｒ２の電流が大きくなることによる電流のばらつきが無視できなくなる。このため、本実施形態のように、外周部２でボディ領域１３と上部電極２２とを接続することにより、セル部１に流れる電流が減少することを抑制しつつ、アバランシェ耐量を向上できる。つまり、セル部１のセンスセル領域Ｒｓに流れる電流が減少することを抑制しつつ、アバランシェ耐量を向上できる。したがって、本実施形態では、電流の検出精度が低下することを抑制しつつ、アバランシェ耐量を向上できる。
　さらに、上記半導体装置では、ゲート絶縁膜１７ｂは、セル部１よりも外周部２の方が厚くされている。つまり、アバランシェ動作した際に電界集中が発生し易い長手方向の端部側となる外周部２のゲート絶縁膜１７ｂが厚くされている。このため、ゲート絶縁膜１７ｂが破壊されることを抑制でき、さらにアバランシェ耐量の向上を図ることができる。
　以上説明した本実施形態によれば、ボディ領域１３が外周部２まで延設されている。そして、外周部２において、ボディ領域１３は、上部電極２２と電気的に接続されたコンタクト部Ｃを有する構成とされている。したがって、半導体装置がアバランシェ動作する際、外周部２では、コンタクト部Ｃを通じて上部電極２２から正孔が引き抜かれ易くなる。このため、寄生バイポーラトランジスタが作動することを抑制でき、アバランシェ耐量の向上を図ることで半導体装置の耐圧の向上を図ることができる。
　また、外周部２でボディ領域１３と上部電極２２とを接続することにより、コンタクトトレンチ１５の外周部２への突出長さを長くする場合と比較して、セル部１に流れる電流が減少することを抑制しつつ、アバランシェ耐量を向上できる。この場合、特にセンスセル領域Ｒｓに流れる電流の減少比率を小さくできる。
　さらに、本実施形態では、ゲート絶縁膜１７ｂは、セル部１よりも外周部２の方が厚くされている。つまり、アバランシェ動作した際に電界集中が発生し易い長手方向の端部側となる外周部２のゲート絶縁膜１７ｂが厚くされている。このため、ゲート絶縁膜１７ｂが破壊されることを抑制でき、さらにアバランシェ耐量の向上を図ることができる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体装置の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体装置、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型の基板１１をＰ＋型のコレクタ層に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
　また、上記第１実施形態において、ゲート絶縁膜１７ｂは、セル部１と外周部２とで同じ厚さとされていてもよい。

Claims (4)

  1. 　ダブルゲートのトレンチゲート構造を有する半導体素子が形成された半導体装置であって、
    　前記半導体素子が形成されたセル部（１）と、前記セル部を囲む外周部（２）とを有し、
    　前記セル部は、
    　第１導電型のドリフト層（１２）と、
    　前記ドリフト層上に形成された第２導電型の第１不純物領域（１３）と、
    　前記第１不純物領域内における当該第１不純物領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第２不純物領域（１４）と、
    　一方向を長手方向とすると共に前記第２不純物領域から前記第１不純物領域を貫通して前記ドリフト層に達するストライプ状に配置された複数のゲートトレンチ（１６）内それぞれに、絶縁膜（１７）を介して、シールド電極（１８）、中間絶縁膜（２０）およびゲート電極（１９）が順に積層されて前記ダブルゲートとされた複数の前記トレンチゲート構造と、
    　前記ドリフト層を挟んで前記第１不純物領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の高濃度層（１１）と、
    　前記トレンチゲート構造と前記第１不純物領域および前記第２不純物領域の上に配置され、前記第１不純物領域および前記第２不純物領域に繋がる第１コンタクトホール（２１ａ）が形成された層間絶縁膜（２１）と、
    　前記第１コンタクトホールを通じて前記第２不純物領域および前記第１不純物領域と電気的に接続される第１電極（２２）と、
    　前記高濃度層と電気的に接続された第２電極（２５）と、を有し、
    　前記第１不純物領域は、前記セル部から前記外周部まで延設されており、
    　前記層間絶縁膜には、前記外周部のうちの前記セル部よりも前記一方向側に位置する部分において、前記第１不純物領域を露出させる第２コンタクトホール（２１ｂ）が形成されており、
    　前記第１電極は、前記外周部において、前記第２コンタクトホールを通じて前記第１不純物領域と電気的に接続されている半導体装置。
  2. 　前記トレンチゲート構造の間には、前記一方向を長手方向とし、前記セル部から前記外周部に延設されると共に、前記第２不純物領域を貫通して前記第１不純物領域に達するコンタクトトレンチ（１５）が形成され、
    　前記コンタクトトレンチの周囲には、前記コンタクトトレンチの壁面に沿って前記第２不純物領域よりも高不純物濃度とされた第２不純物領域用コンタクト領域（１４ｂ）が形成されており、
    　前記層間絶縁膜に形成された前記第１コンタクトホールは、前記コンタクトトレンチと連通している請求項１に記載の半導体装置。
  3. 　前記絶縁膜は、前記ゲートトレンチと前記ゲート電極との間に配置されるゲート絶縁膜（１７ｂ）を有し、
    　前記ゲート絶縁膜は、前記外周部に位置する部分が前記セル部に位置する部分より厚くされている請求項１または２に記載の半導体装置。
  4. 　前記セル部は、メインセル領域（Ｒｍ）と、前記メインセル領域に流れる電流より少ない電流が流れ、前記メインセル領域と同じ構成とされているセンスセル領域（Ｒｓ）と、を有する請求項１ないし３のいずれか１つに記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019017447A1 (ja) * 2017-07-21 2019-01-24 株式会社デンソー 半導体装置およびその製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置
JP2020025050A (ja) * 2018-08-08 2020-02-13 株式会社東芝 半導体装置
WO2020130141A1 (ja) * 2018-12-21 2020-06-25 ローム株式会社 半導体装置
WO2020149212A1 (ja) * 2019-01-16 2020-07-23 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019017447A1 (ja) * 2017-07-21 2019-01-24 株式会社デンソー 半導体装置およびその製造方法
JP2019054071A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置
JP2020025050A (ja) * 2018-08-08 2020-02-13 株式会社東芝 半導体装置
WO2020130141A1 (ja) * 2018-12-21 2020-06-25 ローム株式会社 半導体装置
WO2020149212A1 (ja) * 2019-01-16 2020-07-23 株式会社デンソー 半導体装置およびその製造方法

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