JP7332493B2 - メモリシステムおよび半導体記憶装置 - Google Patents

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Description

本実施形態は、メモリシステムおよび半導体記憶装置に関する。
従来、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置が知られている。ＮＡＮＤ型フラッシュメモリに既に書き込まれたデータの改変を防止するために、ＮＡＮＤ型フラッシュメモリはワード線内の電荷が放電された状態で電源断することが求められる。しかしながら、急峻な電源断（abrupt shutdown）時においては、放電を完了することができない場合がある。
特開２０１０－２３２８４８号公報 特許第５３００２９８号公報 米国特許第８１１６１４５号明細書
一つの実施形態は、急峻な電源断時においてもワード線に残留する電荷を放電することができるメモリシステムおよび半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、メモリシステムは、半導体記憶装置と、第１電力を生成する電源回路と、第１電力に基づいて動作し、半導体記憶装置にコマンドを送信するメモリコントローラと、を備える。半導体記憶装置は、第１端子と、第２端子と、ワード線と、第１回路と、第２回路と、を備える。第１端子には、第１電力が入力される。第２端子には、第１端子の電圧が降下した後でも利用可能な第２電力が入力される。ワード線は、メモリセルトランジスタの制御ゲートに接続されている。第１回路は、第１端子に入力された第１電力に基づいてワード線にコマンドに応じた電圧を印加する。第２回路は、第１端子の電圧が降下した際に、第２端子に入力された第２電力を用いてワード線の電荷を放電する。
図１は、第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図２は、第１の実施形態にかかる各メモリチップの構成を示す模式的なブロック図である。 図３は、第１の実施形態にかかるメモリセルアレイの構成例を示す模式的な図である。 図４は、第１の実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図である。 図５は、第１の実施形態にかかる、ワード線に残留する電荷を放電するためのさらに詳しい構成の一例を示す模式的な図である。 図６は、第１の実施形態にかかるメモリチップの動作の一例を示すフローチャートである。 図７は、第２の実施形態にかかるメモリチップの構成の一例を示す図である。 図８は、第２の実施形態にかかる第２電力の供給源の一例を説明するための図である。 図９は、第２の実施形態にかかる第２電力の供給源の別の一例を説明するための図である。 図１０は、第３の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図１１は、第３の実施形態にかかるメモリシステムの動作の一例を示すフローチャートである。
以下に添付図面を参照して、実施形態にかかるメモリシステムおよび半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。図１に示されるように、メモリシステム１００は、ホスト２００と所定の通信インタフェースで接続される。ホスト２００は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどが該当する。メモリシステム１００は、ホスト２００から種々の要求を受け付けることができる。また、メモリシステム１００は、外部電源３００に接続されており、外部電源３００からの電力の供給を受ける。
メモリシステム１００は、メモリコントローラ１と、電源ＩＣ(Power Supply Integrated Circuit)２と、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）３と、ＲＡＭ（Random Access Memory）４と、キャパシタ５と、を備えている。電源ＩＣ２は、電源回路(Power Supply Circuitry)に相当する。キャパシタ５は、第１キャパシタに相当する。
電源ＩＣ２は、外部電源３００から入力される電力に基づいて、メモリコントローラ１、ＮＡＮＤメモリ３、およびＲＡＭ４を駆動するための電力を生成する。そして、電源ＩＣ２は、生成した電力をそれらに供給する。なお、外部電源３００から電源ＩＣ２に入力される電力は、第３電力に相当する。また、電源ＩＣ２が生成した、メモリコントローラ１、ＮＡＮＤメモリ３、およびＲＡＭ４を駆動するための電力は、第１電力に相当する。
メモリコントローラ１は、ホスト２００とＮＡＮＤメモリ３との間のデータ転送を含む様々な処理を実行する。そのための構成として、メモリコントローラ１は、ＣＰＵ（Central Processing Unit）１１、ＮＡＮＤＣ（NAND Controller）１２、ホストＩ／Ｆ（Interface）１３、およびＲＡＭＣ（RAM Controller）１４を備えている。
ＣＰＵ１１は、ファームウェアプログラムに基づいてメモリコントローラ１全体の制御を実現する。ＮＡＮＤＣ１２は、ＣＰＵ１１からの指示に基づいて、ＮＡＮＤメモリ３に対するアクセス（データの書き込み、データの読み出し、およびデータの消去）を行うためのコマンドを対象のメモリチップ３０に送信したり、メモリチップ３０との間で当該コマンドに対応したデータの送受信を行ったりする。ホストＩ／Ｆ１３は、ホスト２００との間でデータや要求などの情報を送受信する。ＲＡＭＣ１４は、ＲＡＭ４に対するアクセス（データの書き込み、データの読み出し、およびデータの消去）を実行する。
ＲＡＭ４は、バッファまたはキャッシュとしてのエリアをメモリコントローラ１に提供する。例えば、メモリコントローラ１は、ＲＡＭ４を、ホスト２００とＮＡＮＤメモリ３との間で転送されるデータのバッファとして使用したり、論物変換情報などの各種管理情報を一時的に格納するエリアとして使用したりすることができる。なお、論物変換情報は、ホスト２００がデータの位置の指定に使用する論理アドレスと、ＮＡＮＤメモリ３における当該データが格納される位置を示す物理アドレスと、の対応を記録した情報である。
ＮＡＮＤメモリ３は、１以上のメモリチップ３０によって構成される。図１の例では、ＮＡＮＤメモリ３は、４つのメモリチップ３０によって構成されている。各メモリチップ３０は、半導体記憶装置に相当する。
図１では簡略的に描画されているが、４つのメモリチップ３０のそれぞれは、ＩＯ信号線および制御信号線を含む配線群１０によって、メモリコントローラ１と接続されている。ＩＯ信号線は、例えば、データ、アドレス、およびコマンドを送受信するための信号線である。制御信号線は、例えば、ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＰ（ライトプロテクト）信号等を送受信するための信号線である。
メモリコントローラ１と４つのメモリチップ３０との接続関係は、任意に構成され得る。例えば、配線群１０の一端がメモリコントローラ１に接続され、当該配線群１０の他端が複数（例えば２つまたは４つ）に分岐されて、分岐先にそれぞれ異なるメモリチップ３０が接続されていてもよい。または、メモリコントローラ１には４セットの配線群１０の一端が接続されて、当該４セットの配線群１０のそれぞれの他端にそれぞれ異なるメモリチップ３０が接続されていてもよい。
４つのメモリチップ３０のそれぞれは、電源ＩＣ２から電力の入力を受けることができる。
また、４つのメモリチップ３０のそれぞれは、１つのキャパシタ５に接続されている。メモリシステム１００の動作中には、キャパシタ５が充電され、キャパシタ５は、所定量の電力を蓄えた状態となる。そして、電源断時には、キャパシタ５に蓄えられた電力は、ワード線に残留する電荷の放電の制御に使用される。
なお、図１に示されるメモリチップ３０とキャパシタ５との接続関係は一例である。例えば、メモリシステム１００は、４つのキャパシタ５を備え、４つのメモリチップ３０のそれぞれは、４つのキャパシタ５のいずれかと一対一に接続されてもよい。または、メモリシステム１００は、２つのキャパシタ５を備え、２つのキャパシタ５のそれぞれには、２つのメモリチップ３０が接続されてもよい。このように、メモリチップ３０とキャパシタ５との接続関係は任意に変更され得る。
キャパシタ５の役割やワード線に残留する電荷の放電の制御については後ほど詳述される。
図２は、第１の実施形態にかかる各メモリチップ３０の構成を示す模式的なブロック図である。
メモリチップ３０は、ＩＯ信号処理回路３０１、制御信号処理回路３０２、制御回路３０３、コマンドレジスタ３０４、アドレスレジスタ３０５、ステータスレジスタ３０６、電圧生成回路３０７、放電制御回路３０８、ＲＹ／ＢＹ生成回路３０９、パワーオンリセット回路３１０、カラムバッファ３１１、カラムデコーダ３１２、データレジスタ３１３、センスアンプ３１４、メモリセルアレイ３１５、ロウアドレスバッファデコーダ３１６、およびロウアドレスデコーダ３１７を備える。
また、メモリチップ３０は、電源ＩＣ２から電力が入力されるＶｃｃ端子と、接地電位が接続されるＶｓｓ端子と、を備えている。Ｖｃｃ端子に入力された電力は、放電制御回路３０８を除く各回路ブロックに供給される。
パワーオンリセット回路３１０は、Ｖｃｃ端子に接続されている。パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧の立ち上がりを検出すると、各回路ブロックのリセットを実行する。また、パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧の降下を検出すると、放電制御回路３０８に所定の信号を送信する。
なお、Ｖｃｃ端子の電圧の降下の検出方法は、特定の方法に限定されない。一例では、パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧が所定のしきい値を下回ったとき、Ｖｃｃ端子の電圧が降下したと判定することができる。しきい値は、例えば、メモリチップ３０の動作に必要な電圧の最低値に基づいて設定される。
制御信号処理回路３０２は、制御信号を受信して、受け付けた制御信号に基づいて、ＩＯ信号処理回路３０１に送られてきたＩＯ信号がコマンド、アドレス、およびデータのいずれであるかを判断する。また、制御信号処理回路３０２は、受け付けた制御信号を制御回路３０３に転送する。
ＩＯ信号処理回路３０１は、ＩＯ信号線を介してメモリコントローラ１との間でＩＯ信号を送受信するためのバッファ回路である。ＩＯ信号処理回路３０１は、ＩＯ信号として送られてきたコマンド、アドレス、データを、夫々、コマンドレジスタ３０４、アドレスレジスタ３０５、データレジスタ３１３に振り分けて格納する。
アドレスレジスタ３０５に格納されたアドレスは、ロウアドレスおよびカラムアドレスを含む。ロウアドレスはロウアドレスバッファデコーダ３１６に送られ、カラムアドレスはカラムバッファ３１１に送られる。
制御回路３０３は、制御信号処理回路３０２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）である。制御回路３０３は、各種制御信号と、コマンドレジスタ３０４に格納されたコマンドと、に基づいてメモリチップ３０全体の動作を制御する。
また、制御回路３０３は、動作の制御の状態または動作の制御の結果などを示すステータス情報を生成して、ステータス情報をステータスレジスタ３０６に格納する。制御回路３０３は、ステータスレジスタ３０６に格納されたステータス情報を、メモリコントローラ１などからのステータスリードコマンドに応じてＩＯ信号処理回路３０１を介して出力することができる。
ＲＹ／ＢＹ生成回路３０９は、制御回路３０３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
メモリセルアレイ３１５は、複数のメモリセルトランジスタが配列された構成を有している。メモリセルアレイ３１５には、ホスト２から受信したデータが格納される。
図３は、第１の実施形態にかかるメモリセルアレイ３１５の構成例を示す模式的な図である。本図に示されるように、メモリセルアレイ３１５は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。
図４は、第１の実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
ＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ６３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてＮＡＮＤストリング１１４は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
データの書き込みおよびデータの読み出しは、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。また、データの消去は、１つのブロックＢＬＫ単位で実行され得る。
なお、図２および図３を用いて説明されたメモリセルアレイ３１５の構成はあくまでも一例である。メモリセルアレイ３１５の構成は、図２および図３を用いて説明された構成に限定されない。以降、メモリセルトランジスタを、メモリセルと表記する。
図２に説明を戻す。電圧生成回路３０７は、Ｖｃｃ端子に入力された電力に基づいて、メモリセルアレイ３１５に対するアクセス（データの書き込み、データの読み出し、およびデータの消去）に必要な種々の電圧を生成する。
ロウアドレスデコーダ３１７、カラムデコーダ３１２、センスアンプ３１４は、制御回路３０３による制御に基づいて、メモリセルアレイ３１５に対するアクセス（データの書き込み、データの読み出し、およびデータの消去）を実行する。なお、制御回路３０３、電圧生成回路３０７、およびロウアドレスデコーダ３１７は、コマンドに応じた電圧をワード線に印加する第１回路に相当する。
例えばデータの書き込みの際には、カラムデコーダ３１２は、カラムバッファ３１１に格納されたカラムアドレスに対応したビット線ＢＬを選択する。制御回路３０３は、選択されたビット線の電位をゼロとする。ロウアドレスデコーダ３１７は、ロウアドレスバッファデコーダ３１６に格納されたロウアドレスに対応したワード線を選択し、選択されたワード線に、電圧生成回路３０７が生成した高電圧のパルスを印加する。すると、選択されたビット線および選択されたワード線との交点に位置するメモリセルの電荷蓄積層に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。センスアンプ３１４は、所定のタイミングでデータの読み出しを行うことで、メモリセルのしきい値電圧がデータレジスタ３１３に格納されたデータに対応した目標のステートに到達したか否かを確認する。制御回路３０３は、メモリセルのしきい値電圧が目標のステートに到達するまで、ロウアドレスデコーダ３１７にパルスの印加を継続させる。
データの読み出しの際には、センスアンプ３１４は、ビット線ＢＬに電圧Ｖｃｃをプリチャージする。ロウアドレスデコーダ３１７は、ロウアドレスバッファデコーダ３１６に格納されたロウアドレスに対応したワード線を選択する。ロウアドレスデコーダ３１７は、非選択のワード線に属するメモリセルを当該ワード線に電圧生成回路３０７が生成した所定の電圧Ｖｒｅａｄを印可することで導通状態にする。そして、ロウアドレスデコーダ３１７は、選択されたワード線に、リード対象のページの種類に対応する電圧生成回路３０７によって生成された複数種類の電圧を順次印加する。センスアンプ３１４は、プリチャージにより蓄えられた電荷のソース線への流出を引き起こした電圧を特定することによって、対象のメモリセルが属するステートに対応するデータを判定する。センスアンプ３１４は、判定によって得られたデータをデータレジスタ３１３に格納する。データレジスタ３１３に格納されたデータは、データ線を通してＩＯ信号処理回路３０１に送られ、ＩＯ信号処理回路３０１からメモリコントローラ１へ転送される。
このように、メモリセルアレイ３１５に対する書き込みや読み出しの際には、ワード線に種々の電圧が印加される。つまり、メモリセルアレイ３１５に対する書き込みや読み出しの際には、ワード線に電荷がチャージされた状態となる。この電荷が仮に電源断後においてもワード線に残留した場合、当該電荷によってメモリセルのしきい値電圧の変動が引き起こされ、当該メモリセルに書き込まれたデータが正しく読み出せなくなる虞がある。よって、ワード線に残留する電荷を動作が停止する前に放電することが求められる。
しかしながら、ワード線に電圧が印加された状態で急峻な電源断が起きた場合などにおいては、メモリチップ３０において、Ｖｃｃ端子の電圧の降下が検出された後にすぐに放電が開始されたとしても、放電を完了する前にメモリチップ３０に供給される電力が尽きるために、放電を完了することができない場合がある。メモリチップ３０あたりの記憶容量を大きくするためにメモリチップ３０に多くのワード線が設けられていることも、放電を完了させることを困難にする一因となっている。
そこで、第１の実施形態によれば、メモリチップ３０は、電源ＩＣ２から電力の入力を受けるＶｃｃ端子のほかに、Ｖｃｃ端子の電圧が降下した後でも利用できる別の電力が入力されるＶｃｃ＿ｄｉｓｃ端子が設けられている。そして、放電制御回路３０８は、パワーオンリセット回路３１０からＶｃｃ端子の電圧の降下を検出した際に送信される信号を受信すると、Ｖｃｃ＿ｄｉｓｃ端子から入力された電力に基づいてワード線に残留する電荷の放電を行うように構成されている。放電制御回路３０８は、第２回路に相当する。
図５は、第１の実施形態にかかる、ワード線に残留する電荷を放電するためのさらに詳しい構成の一例を示す模式的な図である。
図５に示されるように、Ｖｃｃ端子とパワーオンリセット回路３１０とを接続する配線と、Ｖｃｃ＿ｄｉｓｃ端子と放電制御回路３０８とを接続する配線とは、電流がＶｃｃ端子側からＶｃｃ＿ｄｉｓｃ端子側に流れるように、ダイオード３１９を介して接続されている。そして、Ｖｃｃ＿ｄｉｓｃ端子には、メモリチップ３０の外部において、キャパシタ５に接続されている。これによって、Ｖｃｃ端子に電力が供給されている間に、Ｖｃｃ端子に供給された電力の一部がダイオード３１９とＶｃｃ＿ｄｉｓｃ端子とを介してキャパシタ５に入力され、キャパシタ５は、入力された電力を蓄える。
ワード線の群には、放電用のスイッチの一例として、エンハンス型のｎチャネルＭＯＳＦＥＴ３１８のドレインが接続されている。ｎチャネルＭＯＳＦＥＴ３１８のソースは接地されており、ｎチャネルＭＯＳＦＥＴ３１８のゲートには放電制御回路３０８が接続されている。
Ｖｃｃ端子に供給された電力に電源断が発生すると、Ｖｃｃ＿ｄｉｓｃ端子側の配線は、Ｖｃｃ端子側の配線とダイオード３１９によって分離される。そして、放電制御回路３０８には、それまでにキャパシタ５に蓄えられていた電力がＶｃｃ＿ｄｉｓｃ端子を介して入力される。キャパシタ５からＶｃｃ＿ｄｉｓｃ端子に入力される電力は、第２電力に相当する。パワーオンリセット回路３１０から信号を受信した放電制御回路３０８は、Ｖｃｃ＿ｄｉｓｃ端子に入力された電力を用いてｎチャネルＭＯＳＦＥＴ３１８のゲートに電圧を印可する。すると、ｎチャネルＭＯＳＦＥＴ３１８が導通状態となり、ワード線内の電荷が放電される。
このように、メモリチップ３０は、Ｖｃｃ端子に供給される電力が利用できなくたった後であっても、キャパシタ５に蓄えられた電力を利用することで、ワード線内の電荷を放電することが可能である。
なお、Ｖｃｃ端子は、電力を消費する様々な回路ブロックに配線によって接続される。これに対し、Ｖｃｃ＿ｄｉｓｃ端子に接続される電力を消費する回路ブロックは、放電制御回路３０８のみとされている。つまり、放電制御回路３０８は、他の回路ブロックとは異なる専用の端子から電力の供給を受ける。よって、Ｖｃｃ＿ｄｉｓｃ端子に電力を入力するキャパシタ５は、放電に要する期間、放電制御回路３０８を継続して駆動することができる程度の電力を蓄えることができるものであればよい。
図６は、第１の実施形態にかかるメモリチップ３０の動作の一例を示すフローチャートである。パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧を監視しており、当該電圧が降下したか否かを判定する（Ｓ１０１）。パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧の降下を検出するまで、Ｓ１０１の処理を繰り返し実行する（Ｓ１０１：Ｎｏ）。パワーオンリセット回路３１０がＶｃｃ端子の電圧の降下を検出すると（Ｓ１０１：Ｙｅｓ）、その旨が所定の信号によって放電制御回路３０８に通知され、放電制御回路３０８は、キャパシタ５に蓄えられた電力を用いてｎチャネルＭＯＳＦＥＴ３１８のゲートをオンする（Ｓ１０２）。これによって、ワード線群の電荷が放電される。
このように、第１の実施形態によれば、半導体記憶装置であるメモリチップ３０と、第１電力を生成する電源ＩＣ２と、第１電力に基づいて動作し、メモリチップ３０にコマンドを送信するメモリコントローラ１と、を備える。そして、メモリチップ３０は、電源ＩＣ２から電力（第１電力）の入力を受けるＶｃｃ端子のほかに、Ｖｃｃ端子の電圧が降下した後でも利用できる別の電力（第２電力）が入力されるＶｃｃ＿ｄｉｓｃ端子が設けられている。そして、メモリチップ３０の放電制御回路３０８は、Ｖｃｃ端子の電圧が降下した際に、当該Ｖｃｃ端子から入力される電力ではなく、Ｖｃｃ＿ｄｉｓｃ端子から入力された電力を用いてワード線に残留する電荷の放電を行うように構成されている。
よって、急峻な電源断が起こった場合であっても、ワード線に残留する電荷を放電することが可能となる。
また、第１の実施形態によれば、メモリシステム１００は、第２電力を蓄える第１キャパシタとしてのキャパシタ５をさらに備える。Ｖｃｃ端子には、電源ＩＣ２から第１電力が入力され、Ｖｃｃ＿ｄｉｓｃ端子にはキャパシタ５から第２電力が入力される。
また、第１の実施形態によれば、メモリチップ３０は、Ｖｃｃ端子に入力された第１電力の一部をＶｃｃ＿ｄｉｓｃ端子に向けて流すダイオード３１９をさらに備えている。キャパシタ５は、第１電力の一部がダイオード３１９とＶｃｃ＿ｄｉｓｃ端子とを介して入力されて、当該入力された電力を第２電力として蓄える。
これによって、特段の工夫を要することなく、Ｖｃｃ端子の電圧が降下した後でも利用できる別の電力を用意することが可能となる。
例えば、ワード線に残留する電荷の放電に利用できる第２の電源を用意して、メモリシステム１００に外部電源３００と当該第２の電源との両方を接続する構成が考えられる。第１の実施形態によれば、メモリチップ３０はＶｃｃ端子の電圧が降下した後でも利用できる別の電力を生成することができる。よって、上記第２の電源を設けるなどの工夫を必要としない。
（第２の実施形態）
図７は、第２の実施形態にかかるメモリチップの構成の一例を示す図である。第２の実施形態によれば、メモリチップ３０ａは、第１の実施形態にかかるメモリチップ３０からダイオード３１９が省略された構成を備えている。
メモリチップ３０ａのＶｃｃ端子には、電源ＩＣ２から電力（第１電力）が入力される。そして、メモリチップ３０ａのＶｃｃ＿ｄｉｓｃ端子には、Ｖｃｃ端子の電圧が降下した後でも利用できる別の電力（第２電力）が入力される。
第２電力の供給源は、任意に構成され得る。
例えば図８に示されるように、キャパシタ５がＶｃｃ＿ｄｉｓｃ端子に接続されている。そして、メモリチップ３０ａの外側において、Ｖｃｃ端子に入力される電力の一部をキャパシタ５に向けて流すダイオード３１９ａが設けられている。Ｖｃｃ端子に第１電力が供給されている間に、当該第１電力の一部がダイオード３１９ａを介してキャパシタ５に入力されて、キャパシタ５が当該電力を蓄えることで、キャパシタ５は、第２電力の供給源として機能することが可能となる。
または、例えば図９に示されるように、Ｖｃｃ＿ｄｉｓｃ端子には、バッテリ７が接続されている。バッテリ７は、メモリシステム１００内に配置されてもよいし、メモリシステム１００外に配置されてもよい。放電制御回路３０８は、Ｖｃｃ端子の電圧の降下が検出された後、バッテリ７からの電力を用いてワード線に残留する電荷を放電することができる。
（第３の実施形態）
図１０は、第３の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。第３の実施形態にかかるメモリシステム１００ｃは、第１の実施形態にかかるメモリシステム１００が備える電源ＩＣ２に替えて、ＣＰＵ１１に信号線で接続された電源ＩＣ２ｃを備えている。さらに、第３の実施形態にかかるメモリシステム１００ｃは、キャパシタ５の他に、キャパシタ６を備えている。キャパシタ６は、第２キャパシタの一例である。
電源ＩＣ２ｃは、外部電源３００から入力された電力（第３電力）に基づいて、メモリコントローラ１、ＮＡＮＤメモリ３、およびＲＡＭ４を駆動するための電力（第１電力）を生成する。そして、電源ＩＣ２ｃは、生成した電力をそれらに供給する。
電源ＩＣ２ｃは、外部電源３００の電圧を監視している。そして、外部電源３００の電圧の降下を検出した場合、電源ＩＣ２ｃは、所定の信号をＣＰＵ１１に送信する。
ＣＰＵ１１が電源ＩＣ２ｃから当該信号を受信すると、保護処理を開始する。保護処理は、ＲＡＭ４に格納されている各種情報（データや管理情報など）のうちの一部または全部をＮＡＮＤメモリ３に退避する処理である。
例えば外部電源３００からの電力の供給が突然遮断された場合、保護処理が起動して、ＲＡＭ４内の各種情報がＮＡＮＤメモリ３に退避される。その後、メモリシステム１００ｃへの電力の供給が再開された場合、ＮＡＮＤメモリ３に退避された各種情報がＲＡＭ４に復元されることで、メモリシステム１００は、外部電源３００からの電力の供給が遮断される直前の状態に戻ることができる。このような保護処理を実施する機能は、パワーロスプロテクションとも称される。
保護処理においては、メモリコントローラ１、ＲＡＭ４、およびＮＡＮＤメモリ３は、キャパシタ６に蓄えられた第１電力を利用する。したがって、キャパシタ６としては、保護処理に要する電力を蓄えることができる、大容量のキャパシタが採用される。
各メモリチップ３０は、第１の実施形態のメモリチップ３０と同様の構成を備えている。
各メモリチップ３０は、電源ＩＣ２ｃからの第１電力の入力をＶｃｃ端子に受けることができる。また、保護処理においては、各メモリチップ３０は、キャパシタ６からの第１電力の入力をＶｃｃ端子に受けることができる。各メモリチップ３０は、保護処理によってメモリコントローラ１から送られてきた各種情報を、キャパシタ６からの第１電力を利用することによってメモリセルアレイ３１５に書き込むことができる。
保護処理が実施された後、キャパシタ６に蓄えられた第１電力の減少によってＶｃｃ端子の電圧が降下する。すると、各メモリチップ３０は、キャパシタ５に蓄えられた第２電力を用いることによってワード線に残留する電荷の放電を行う。
図１１は、第３の実施形態にかかるメモリシステム１００ｃの動作の一例を示すフローチャートである。電源ＩＣ２ｃは、外部電源３００の電圧を監視しており、当該電圧が降下したか否かを判定する（Ｓ２０１）。電源ＩＣ２ｃは、外部電源３００の電圧の降下を検出するまで、Ｓ２０１の処理を繰り返し実行する（Ｓ２０１：Ｎｏ）。電源ＩＣ２ｃが外部電源３００の電圧の降下を検出すると（Ｓ２０１：Ｙｅｓ）、その旨が所定の信号によってＣＰＵ１１に通知される。すると、メモリコントローラ１は、キャパシタ６の電力を用いて保護処理を実施する（Ｓ２０２）。
メモリチップ３０においては、パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧を監視しており、当該電圧が降下したか否かを判定する（Ｓ２０３）。パワーオンリセット回路３１０は、Ｖｃｃ端子の電圧の降下を検出するまで、Ｓ２０３の処理を繰り返し実行する（Ｓ２０３：Ｎｏ）。パワーオンリセット回路３１０がＶｃｃ端子の電圧の降下を検出すると（Ｓ２０３：Ｙｅｓ）、その旨が所定の信号によって放電制御回路３０８に通知され、放電制御回路３０８は、キャパシタ５に蓄えられた電力を用いてｎチャネルＭＯＳＦＥＴ３１８のゲートをオンする（Ｓ２０４）。これによって、ワード線群の電荷が放電される。
以上述べたように、第３の実施形態によれば、電源ＩＣ２ｃによって生成された第１電力を蓄える第２キャパシタであるキャパシタ６をさらに備える。そして、外部電源３００から入力される第３電力の電圧が降下した際には、キャパシタ６に蓄えられた第１電力がＶｃｃ端子に入力される。
これによって、たとえ外部電源３００からの電力の供給が遮断された場合であっても、メモリチップ３０は、キャパシタ６に蓄えられた電力に基づいて、しばらく通常の動作を継続することができる。その期間に、保護処理が実行することが可能である。そして、保護処理が終了した後に、キャパシタ６に蓄えられた電力が十分に残っていない状況においても、ワード線に残留する電荷を放電することが可能である。
なお、第３の実施形態は、第２の実施形態と併用することが可能である。
第１～第３の実施形態に述べられたように、メモリチップ３０、３０ａは、電源ＩＣ２から電力（第１電力）の入力を受けるＶｃｃ端子のほかに、Ｖｃｃ端子の電圧が降下した後でも利用できる別の電力（第２電力）が入力されるＶｃｃ＿ｄｉｓｃ端子が設けられている。そして、放電制御回路３０８は、Ｖｃｃ端子の電圧が降下した際に、当該Ｖｃｃ端子から入力される電力ではなく、Ｖｃｃ＿ｄｉｓｃ端子から入力された電力を用いてワード線に残留する電荷の放電を行うように構成されている。
したがって、急峻な電源断が起こった場合であっても、ワード線に残留する電荷を放電することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリコントローラ、２,２c 電源ＩＣ、３ ＮＡＮＤメモリ、４ ＲＡＭ、５ キャパシタ、６ キャパシタ、７ バッテリ、１０ 配線群、３０，３０ａ メモリチップ、１００，１００ｃ メモリシステム、１１４ ＮＡＮＤストリング、２００ ホスト、３００ 外部電源、３０１ ＩＯ信号処理回路、３０２ 制御信号処理回路、３０３ 制御回路、３０４ コマンドレジスタ、３０５ アドレスレジスタ、３０６ ステータスレジスタ、３０７ 電圧生成回路、３０８ 放電制御回路、３０９ ＲＹ／ＢＹ生成回路、３１０ パワーオンリセット回路、３１１ カラムバッファ、３１２ カラムデコーダ、３１３ データレジスタ、３１４ センスアンプ、３１５ メモリセルアレイ、３１６ ロウアドレスバッファデコーダ、３１７ ロウアドレスデコーダ、３１９，３１９ａ ダイオード。

Claims (6)

  1. 半導体記憶装置と、
    第１電力を生成する電源回路と、
    前記第１電力に基づいて動作し、前記半導体記憶装置にコマンドを送信するメモリコントローラと、
    を備え、
    前記半導体記憶装置は、
    前記第１電力が入力される第１端子と、
    前記第１端子の電圧が降下した後でも利用可能な第２電力が入力される第２端子と、
    メモリセルトランジスタの制御ゲートに接続されたワード線と、
    前記第１端子に入力された前記第１電力に基づいて前記ワード線に前記コマンドに応じた電圧を印加する第１回路と、
    前記第１端子の電圧が降下した際に、前記第２端子に入力された前記第２電力を用いて前記ワード線の電荷を放電する第２回路と、
    を備える、
    メモリシステム。
  2. 前記メモリシステムは、前記第２電力を蓄える第１キャパシタをさらに備え、
    前記第１端子には前記電源回路から前記第１電力が入力され、
    前記第２端子には前記第１キャパシタから前記第２電力が入力される、
    請求項１に記載のメモリシステム。
  3. 前記半導体記憶装置は、前記第１端子に入力された前記第１電力の一部を前記第２端子に向けて流すダイオードをさらに備え、
    前記第１キャパシタには、前記ダイオードと前記第２端子とを介して前記第１電力の前記一部が入力されて、前記第１キャパシタは、前記入力された前記第１電力の前記一部を前記第２電力として蓄える、
    請求項２に記載のメモリシステム。
  4. 前記メモリシステムは、前記電源回路によって生成された前記第１電力を蓄える、前記第１キャパシタと異なる第２キャパシタをさらに備え、
    前記電源回路は、外部から供給される第３電力に基づいて前記第１電力を生成し、
    前記第３電力の電圧が降下した際に、前記第２キャパシタに蓄えられた前記第１電力が前記第１端子に入力される、
    請求項２または３に記載のメモリシステム。
  5. 第１電力が入力される第１端子と、
    前記第１端子の電圧が降下した後でも利用可能な第２電力が入力される第２端子と、
    メモリセルトランジスタの制御ゲートに接続されたワード線と、
    前記第１端子に入力された前記第１電力に基づいて前記ワード線にコマンドに応じた電圧を印加する第１回路と、
    前記第１端子の電圧が降下した際に、前記第２端子に入力された前記第２電力を用いて前記ワード線の電荷を放電する第２回路と、
    を備える、
    半導体記憶装置。
  6. 前記第１端子に入力された前記第１電力の一部を前記第２端子に向けて流すダイオードをさらに備え、
    前記第２端子には前記半導体記憶装置の外部に設けられたキャパシタが接続され、
    前記キャパシタには、前記ダイオードと前記第２端子とを介して前記第１電力の前記一部が入力されて、前記キャパシタは、前記入力された前記第１電力の前記一部を前記第２電力として蓄える、
    請求項５に記載の半導体記憶装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142058A (ja) 2011-01-05 2012-07-26 Toshiba Corp 半導体記憶装置
WO2013054389A1 (ja) 2011-10-11 2013-04-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2018142392A (ja) 2017-02-24 2018-09-13 アズビル株式会社 メモリ電源供給回路、制御装置、およびメモリ電源供給方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875295B1 (ko) 2007-03-30 2008-12-23 삼성전자주식회사 향상된 성능을 갖는 플래시 메모리 장치
US8116145B2 (en) 2008-08-29 2012-02-14 Kilopass Technology, Inc. Method and apparatus for programming auto shut-off
JP2010232848A (ja) 2009-03-26 2010-10-14 Oki Semiconductor Co Ltd 半導体メモリの内部電源のスタートアップ回路
KR20110015273A (ko) * 2009-08-07 2011-02-15 삼성전자주식회사 보조 전원 장치를 포함하는 사용자 장치
KR101750055B1 (ko) * 2010-09-13 2017-06-22 삼성전자주식회사 보조 전원 장치, 그것을 포함하는 메모리 시스템, 및 그것의 셀 균형 방법
US8904161B2 (en) * 2010-10-20 2014-12-02 Samsung Electronics Co., Ltd. Memory system and reset method thereof to prevent nonvolatile memory corruption due to premature power loss
US9190120B2 (en) * 2010-10-20 2015-11-17 Samsung Electronics Co., Ltd. Storage device including reset circuit and method of resetting thereof
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102634791B1 (ko) * 2016-11-24 2024-02-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142058A (ja) 2011-01-05 2012-07-26 Toshiba Corp 半導体記憶装置
WO2013054389A1 (ja) 2011-10-11 2013-04-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2018142392A (ja) 2017-02-24 2018-09-13 アズビル株式会社 メモリ電源供給回路、制御装置、およびメモリ電源供給方法

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