JP2009043110A - 半導体記憶装置 - Google Patents
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Abstract
【課題】外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とする。
【解決手段】半導体記憶装置は、データを記憶すると共にライトプロテクト端子を有し、このライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、このメモリ部に対するアクセスを制御するメモリコントローラとを有し、外部からメモリコントローラを介してメモリ部をアクセスする。メモリコントローラは、メモリ部のライトプロテクト端子への制御信号を生成し出力する。
【選択図】図1
【解決手段】半導体記憶装置は、データを記憶すると共にライトプロテクト端子を有し、このライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、このメモリ部に対するアクセスを制御するメモリコントローラとを有し、外部からメモリコントローラを介してメモリ部をアクセスする。メモリコントローラは、メモリ部のライトプロテクト端子への制御信号を生成し出力する。
【選択図】図1
Description
この発明は、データを記憶するメモリ部と、その読み出し/書き込み制御を行うメモリコントローラとを備えた半導体記憶装置に関する。
電気的書き換え可能な不揮発性半導体メモリ(EEPROM)の一つとして、NAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、単位セル面積がNOR型に比べて小さく、大容量化が容易である。また、セル単位での読み出し/書き込み速度は、NOR型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し/書き込みが行われるセル範囲(物理的ページ長)を大きくすることで、実質的に高速の読み出し/書き込みが可能である。
このような特長を活かして、NAND型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
メモリカード等においては、不揮発性メモリとメモリコントローラとをパッケージして、ホストから供給されるコマンドと論理アドレスにより、不揮発性メモリの読み出し/書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている(特許文献1参照)。
ところで、従来のNAND型フラッシュメモリでは、これを単体で使用する場合、書き込みの許可/禁止を指示するためのライトプロテクト(/WP)ピンが外部端子として設けられているため、誤書き込みが生じやすい状況、例えばパワーオン直後の所定期間では、/WPピンをアクティブレベルであるローレベルに制御し、デバイス動作時にはハイレベルに維持するという制御を外部から行う必要がある。しかし、このような制御は、外部システムにおける信号配線の増加を招き、外部システムによる特別な制御を必要とするという問題がある。
特開2006−155335号公報
この発明は、外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とする半導体記憶装置を提供することを目的とする。
この発明の一態様による半導体記憶装置は、データを記憶すると共にライトプロテクト端子を有しこのライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、前記メモリ部に対するアクセスを制御するメモリコントローラとを有し、外部から前記メモリコントローラを介して前記メモリ部をアクセスする半導体記憶装置において、前記メモリコントローラは、前記メモリ部のライトプロテクト端子への制御信号を生成し出力することを特徴とする。
この発明によれば、外部システムによるライトプロテクトのための特別な信号配線及び制御を不要とすることかできる。
以下、図面を参照して、この発明の実施の形態を説明する。
[半導体メモリの構成]
図1は、本実施の形態に係る半導体メモリを示すブロック図である。
図1は、本実施の形態に係る半導体メモリを示すブロック図である。
この実施の形態の半導体メモリは、例えば一つ或いは複数個のNANDフラッシュメモリ21と、その読み出し/書き込みを制御するメモリコントローラ22とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ21は、一つのメモリコントローラ22で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス(Logic Block Address)NANDフラッシュメモリ(以下、LBA−NANDメモリと略称する)という。
LBA−NANDメモリ20に搭載されるNANDフラッシュメモリ21は、1又は複数のメモリチップから構成されている。図1では二つのメモリチップchip1,chip2を示しているが、その場合も一つのメモリコントローラ22で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば4チップとする。
メモリコントローラ22は、フラッシュメモリ21との間でデータ転送を行うためのNANDフラッシュインタフェース23、ホストデバイスとの間でデータ転送を行うためのホストインタフェース25、読み出し/書き込みデータ等を一時保持するバッファRAM26、データ転送制御を行うMPU24、NANDフラッシュメモリ21内のファームウェア(FW)の読み出し/書き込みのシーケンス制御等に用いられるハードウェアシーケンサ27を有する1チップコントローラである。
なお、NANDフラッシュメモリ21とメモリコントローラ22とが1チップであるか別チップであるかは、このLBA−NANDメモリ20にとって本質的ではない。
図2は、図1のNANDフラッシュメモリ21のメモリコア部のセルアレイ構成を示している。
メモリセルアレイ1は、複数の電気的書き換え可能な不揮発性メモリセル(図の例では32個のメモリセル)M0−M31が直列接続され、その両端に選択トランジスタS1,S2が接続されたNANDセルユニット(NANDストリング)NUを配列して構成される。
NANDセルユニットNUの一端は、選択ゲートトランジスタS1を介してビット線BLo,BLeに、他端は選択ゲートトランジスタS2を介して共通ソース線CELSRCに接続される。メモリセルM0−M31の制御ゲートはそれぞれワード線WL0−WL31に接続され、選択ゲートトランジスタS1,S2のゲートは選択ゲート線SGD,SGSに接続される。
ワード線方向に配列されるNANDセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックBLK0−BLKn−1が配置される。
ビット線BLe,BLoの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路3が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ2が配置される。図では、隣接する偶数番ビット線BLeと奇数番ビット線BLoがビット線選択回路により選択的にセンスアンプ回路3の各センスアンプSAに接続される場合を示している。
以上のように構成されたLBA−NANDメモリ20において、コマンド、アドレス(論理アドレス)及びデータ、並びにチップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、コマンドラッチイネーブル信号CLE等の制御信号は、図示しない外部のホストシステムとホストI/F25との間で入出力される。ホストI/F25では、コマンドや制御信号を、MPU24及びハードウェアシーケンサ27に振り分けると共に、アドレス及びデータをバッファRAM26に格納する。
外部から入力された論理アドレスは、NANDフラッシュI/F23で、NANDフラッシュメモリ21の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ27の制御の下、データの転送制御及び書き込み/消去/読み出しのシーケンス制御が実行される。変換された物理アドレスは、NANDフラッシュメモリ21内のアドレスレジスタを介して、ロウデコーダ2やカラムデコーダ(図示せず)に転送される。書き込みデータは、I/O制御回路等を介してセンスアンプ回路3にロードされ、読み出しデータはI/O制御回路等を介して、外部に出力される。
また、NANDフラッシュI/F23とNANDフラッシュメモリ21の間でも、内部的に、チップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、コマンドラッチイネーブル信号CLE等の制御信号が入出力されている。更に、NANDフラッシュメモリ21には、ライトプロテクト(/WP)ピンが設けられ、このピンを介してNANDフラッシュI/F23から/WP信号が供給されている。/WP信号は、メモリコントローラ22の内部動作として、例えばNANDフラッシュI/F23で生成される。
このような内部動作としては、例えば、図3に示すように、パワーオンの後、このメモリ20がブートするまでの一定期間/WP信号をローレベルに維持する。コントローラ22を内蔵するLBA−NANDメモリ20では、パワーオンリセットのBusy期間が長くなる可能性があり、Busy期間が終了するまでは、NANDフラッシュメモリ21に対する書き込み許可を与えることはできない。このため、本実施形態では、ブート期間中に/WP信号を強制的にローレベルにするハードウェアをNANDフラッシュI/F23に備えている。これにより、NANDフラッシュメモリ21が誤書き込みを起こすことを防止することができる。
また、このLBA−NANDメモリ20の外部には、/WPは設けられていないので、外部のホストシステムによる、/WP制御のための特別の配線や制御を不要とすることができる。
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてNAND型を使用しているが、NOR型他の形式のメモリを用いても良い。
1…メモリセルアレイ、2…ロウデコーダ、3…センスアンプ回路、20…LBA−NANDメモリ、21…NANDフラッシュメモリ、22…メモリコントローラ、23…NANDフラッシュインタフェース、24…MPU、25…ホストインタフェース、26…バッファRAM、27…ハードウェアシーケンサ。
Claims (3)
- データを記憶すると共にライトプロテクト端子を有しこのライトプロテクト端子への制御信号がアクティブになったときにデータの書き込みを禁止するメモリ部と、
前記メモリ部に対するアクセスを制御するメモリコントローラと
を有し、外部から前記メモリコントローラを介して前記メモリ部をアクセスする半導体記憶装置において、
前記メモリコントローラは、前記メモリ部のライトプロテクト端子への制御信号を生成し出力する
ことを特徴とする半導体記憶装置。 - 前記メモリコントローラは、パワーオン直後の所定期間だけ前記メモリ部のライトプロテクト端子への制御信号をアクティブにする
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリコントローラは、外部からアクセス可能なライトプロテクト端子を持たない
ことを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007208721A JP2009043110A (ja) | 2007-08-10 | 2007-08-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
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Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012190195A (ja) * | 2011-03-09 | 2012-10-04 | Fujitsu Ltd | 制御装置 |
CN103403805A (zh) * | 2011-03-23 | 2013-11-20 | 株式会社东芝 | 半导体存储装置及其控制方法 |
JP2015032317A (ja) * | 2013-08-06 | 2015-02-16 | 慧榮科技股▲分▼有限公司 | データ記憶装置とアクセス制御方法 |
-
2007
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US9256523B2 (en) | 2011-03-23 | 2016-02-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device and control method thereof |
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