JP7240149B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 87
- 239000000463 material Substances 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 238000002955 isolation Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 23
- 150000002736 metal compounds Chemical class 0.000 claims description 19
- 230000015654 memory Effects 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 10
- 229920005989 resin Polymers 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical group [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 3
- 239000010408 film Substances 0.000 description 102
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 5
- 229960004583 pranlukast Drugs 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000002161 passivation Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/38—Removing material by boring or cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- Engineering & Computer Science (AREA)
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Description
本実施形態は、半導体装置に関する。
半導体ウェハをダイシングして半導体チップへ個片化するとき、あるいは、個片化後、半導体チップの端部のダイシング領域において材料膜が基板から剥がれることがある。このような材料膜の剥がれは、ダイシング領域からデバイス領域へ進展すると、半導体チップの不良の原因となってしまう。
材料膜の剥がれがデバイス領域へ進展することを抑制することができる半導体装置を提供する。
本実施形態による半導体装置は、半導体素子が設けられた第１領域、および、第１領域から端部まで設けられた第２領域を有する基板を備える。材料膜は、第１および第２領域の上方に設けられている。第１金属膜は、第２領域の材料膜上、あるいは、第１領域と第２領域との間の材料膜上に設けられている。第１領域における材料膜の表面および第１金属膜の下の材料膜の表面から基板へ向かって窪んでいる溝部が、第１金属膜と第１領域との間の材料膜に設けられている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハＷは、複数のデバイス領域Ｒｄｅｖと、複数のダイシング領域Ｒｄｉｃとを備えている。デバイス領域Ｒｄｅｖおよびダイシング領域Ｒｄｉｃは、半導体ウェハＷの表面上の領域である。
図１は、第１実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハＷは、複数のデバイス領域Ｒｄｅｖと、複数のダイシング領域Ｒｄｉｃとを備えている。デバイス領域Ｒｄｅｖおよびダイシング領域Ｒｄｉｃは、半導体ウェハＷの表面上の領域である。
第１領域としてのデバイス領域Ｒｄｅｖには、トランジスタ、メモリセルアレイ等の半導体素子（図示せず）が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハＷ上に形成される。半導体素子は、例えば、ＮＡＮＤ型フラッシュメモリのメモリセルアレイあるいはその制御回路でもよい。メモリセルアレイは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイでもよい。勿論、本実施形態は、半導体メモリ以外のＬＳＩ（Large Scale Integration）にも適用可能である。
第２領域としてのダイシング領域Ｒｄｉｃは、隣接するデバイス領域Ｒｄｅｖ間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Ｒｄｉｃは、ダイシングラインとも呼ばれる。本実施形態によれば、レーザを基板１０に照射することによって、ダイシング領域Ｒｄｉｃの基板１０内部に改質部ＬＭ（図４参照）を形成し、その改質部ＬＭを起点として半導体ウェハＷを劈開する。これにより、半導体ウェハＷがデバイス領域Ｒｄｅｖごとに個片化され、半導体チップとなる。尚、半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
次に、半導体ウェハＷのダイシング方法について説明する。本実施形態において、半導体ウェハＷは、レーザ光を用いたレーザダイシング法で切断される。レーザ光には、例えば、赤外領域の透過レーザを用いている。尚、レーザダイシング法に代えて、ブレードダイシング法等の他のダイシング方法を用いてもよい。
図２～図８は、第１実施形態によるダイシング方法の一例を示す図である。ここで、半導体ウェハＷ上に形成された半導体素子の図示は省略されている。基板１０および半導体素子の上方に設けられた材料膜２０は、簡略化して図示されている。材料膜２０の構成については、図１０を参照して後で説明する。
まず、図２に示すように、半導体ウェハＷの表面に、ダイシング用の保護テープ１１０を貼付する。保護テープ１１０は、レーザダイシング時に半導体素子や材料膜２０等を保護する。
次に、半導体ウェハＷおよび保護テープ１１０を上下反転させて、図３および図４に示すように、レーザ発振器１２０を用いて、半導体ウェハＷの裏面からダイシング領域Ｒｄｉｃに対応する部分にレーザ光１２１を照射する。これにより、図４に示すように、半導体ウェハＷの内部に改質部（アモルファス層またはポリシリコン層）ＬＭを形成する。改質部ＬＭは、ダイシング領域Ｒｄｉｃ内の基板１０内に形成される。
図５は、レーザ光１２１を照射しているときの様子を示す斜視図である。レーザ発振器１２０は、矢印Ａで示すように、Ｙ方向へ移動しながら、レーザ光１２１をパルス照射する。これにより、改質部ＬＭは、Ｙ方向に断続的に形成され、ダイシング領域Ｒｄｉｃに沿って略平行に形成される。このような改質部ＬＭは、断続的に形成されるが、Ｙ方向に繋がってほぼ層状になる。改質部ＬＭは、単層でもよいが、Ｚ方向に異なる位置（高さ）に形成された複数の層を形成してもよい。
次に、図６に示すように、半導体ウェハＷの裏面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。砥石１３０によって研磨されることより、半導体ウェハＷは、薄化されるだけでなく、図７に示すように、研磨の振動によって劈開１３１が改質部ＬＭからＺ方向に広がる。半導体ウェハＷは、改質部ＬＭが除去されるまで研磨される。
次に、接着層を有するダイシングテープ１３６上に半導体ウェハＷの裏面を接着し、ダイシングテープ１３６をリング１３５で固定する。次に、図８に示すように、ダイシングテープ１３６を下方から押上部材１４０で押し上げることによって、ダイシングテープ１３６を引っ張る（エキスパンドさせる）。これにより、ダイシングテープ１３６とともに半導体ウェハＷが外方向へ引っ張られる。このとき、改質部ＬＭを起点として半導体ウェハＷが改質部ＬＭに沿って（即ち、ダイシングラインに沿って）さらに劈開され、複数の半導体チップに個片化される。
尚、上記例では、レーザ照射の後に、半導体ウェハＷの裏面を研磨している。しかし、半導体ウェハＷの裏面を研磨した後に、レーザ照射を行ってもよい。また、本実施形態では、レーザダイシング法を説明しているが、ブレードダイシング法等の他のダイシング方法を用いてもよい。ブレードダイシング法は、レーザダイシング法よりも、半導体ウェハＷを激しく振動させ、材料膜２０や基板１０を直接ブレードで切削するため、図１０に示す亀裂ＣＲが発生し易い。従って、本実施形態の効果は、ブレードダイシング法に適用することによってさらに有効に機能する。
その後、半導体チップは、それぞれピックアップされて樹脂基板（図示せず）上に実装される。半導体チップは、樹脂基板と金属ワイヤでボンディングされ、樹脂で封止される。これにより、半導体パッケージが完成する。
図９は、ダイシング後の１つの半導体チップ１の構成例を示す概略平面図である。半導体チップ１は、その表面にデバイス領域Ｒｄｅｖおよびダイシング領域Ｒｄｉｃを有する。第１領域としてのデバイス領域Ｒｄｅｖは、基板１０（図１０参照）の表面において半導体素子が設けられている領域である。ダイシング領域Ｒｄｉｃは、基板１０の表面においてデバイス領域Ｒｄｅｖより基板１０の端部側の領域であり、ダイシング工程で切断のために用いられる領域である。ダイシング領域Ｒｄｉｃには、第１金属膜４０ｅおよび突出部７０が設けられている。第１金属膜４０ｅおよび突出部７０は、デバイス領域Ｒｄｅｖから離間した位置にデバイス領域Ｒｄｅｖの周囲を取り囲むように配置されている。第１金属膜４０ｅおよび突出部７０については、図１０を参照して後でより詳細に説明する。ダイシング領域Ｒｄｉｃ、第１金属膜４０ｅおよび突出部７０は、ダイシング工程で全て除去されても構わないが、通常、図９に示すようにデバイス領域Ｒｄｅｖの外周に少なくとも部分的に残る。
図１０は、図９の１０－１０線に沿った断面図である。半導体装置としての半導体チップ１は、基板１０と、素子分離部１２と、金属化合物層１５と、半導体素子１７と、材料膜２０と、クラックストッパ３０と、金属膜４０と、パッシべーション膜５０とを備えている。
基板１０は、上述の通り、例えば、シリコン基板等の半導体基板である。基板１０のデバイス領域Ｒｄｅｖに設けられた半導体素子１７は、例えば、メモリセルアレイまたはＣＭＯＳ回路等でよい。
金属化合物層１５は、基板１０上に設けられており、デバイス領域Ｒｄｅｖのトランジスタのゲート電極（図示せず）に用いられる。金属化合物層１５には、例えば、タングステンシリサイド（ＷＳｉ）またはタングステンナイトライド（ＷＮ）等の導電性金属化合物が用いられる。ダイシング領域Ｒｄｉｃにおいて金属化合物層１５は、残置しているものの、半導体素子１７の要素としては設けられていない。ダイシング領域Ｒｄｉｃにおいて金属化合物層１５は、基板１０の表面の平坦性を維持し、リソグラフィ工程における位置合わせを容易にするために設けられている。
素子分離部１２は、デバイス領域Ｒｄｅｖにおいて、アクティブエリアを規定し、アクティブエリア間を電気的に分離するために設けられている。素子分離部１２は、ＳＴＩ（Shallow Trench Isolation）とも呼ばれる。素子分離部１２は、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間にも設けられている。例えば、素子分離部１２のうち半導体チップ１の外縁に最も近い素子分離部１２ｅは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間に設けられ、金属化合物層１５を分断するように設けられている。素子分離部１２ｅは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間に設けられているが、ダイシング領域Ｒｄｉｃ内に設けられていてもよい。また、平面レイアウトにおいて、素子分離部１２ｅは、図９の半導体チップ１の外縁に沿って（ダイシング領域Ｒｄｉｃに沿って）デバイス領域Ｒｄｅｖの外周全体を取り囲むように設けられている。素子分離部１２ｅは、金属化合物層１５と材料膜２０との間に亀裂ＣＲが入ったときに、その亀裂ＣＲの進展を抑制し、あるいは、亀裂ＣＲの方向を変化させる機能を有する。素子分離部１２ｅは、ダイシング領域Ｒｄｉｃにあるテストパターンを分離する機能を兼ね備えてもよい。
材料膜２０は、デバイス領域Ｒｄｅｖおよびダイシング領域Ｒｄｉｃ上に設けられている。半導体素子１７がメモリセルアレイである場合、ダイシング領域Ｒｄｉｃの材料膜２０は、例えば、複数のシリコン酸化膜（ＳｉＯ２）と複数のシリコン窒化膜（ＳｉＮ）とを交互に積層した積層膜（以下、ＯＮＯＮ膜ともいう）、あるいは、複数のシリコン酸化膜（ＳｉＯ２）と複数の第２金属膜（例えば、タングステン膜（Ｗ））とを交互に積層した積層膜（以下、ＯＷＯＷ膜とも言う）となる。ＯＮＯＮ膜は、メモリセルアレイの形成工程において用いられる積層膜である。メモリセルアレイの形成工程において、ＯＮＯＮ膜のシリコン窒化膜は、第２金属膜（例えば、タングステン膜）に置換され、ＯＷＯＷ膜となる。ＯＷＯＷ膜は、メモリセルアレイの構成要素として用いられる。このとき、第２金属膜は、メモリセルアレイのワード線として機能する。材料膜２０は、ＯＮＯＮ膜またはＯＷＯＷ膜のいずれであってもよい。
半導体素子１７がＬＳＩのＣＭＯＳトランジスタである場合、ダイシング領域Ｒｄｉｃの材料膜２０は、ＣＭＯＳトランジスタを被覆する層間絶縁膜でよい。例えば、ダイシング領域Ｒｄｉｃの材料膜２０は、ＴＥＯＳ膜等のシリコン酸化膜からなる単層膜でよい。
クラックストッパ３０は、デバイス領域Ｒｄｅｖの外縁の材料膜２０中に設けられ、該材料膜２０の表面から基板１０へ向かってＺ方向に延在している。クラックストッパ３０には、例えば、タングステン等の金属が埋め込まれている。クラックストッパ３０は、デバイス領域Ｒｄｅｖの外周全体を取り囲むように設けられている。これにより、クラックストッパ３０は、亀裂ＣＲがデバイス領域Ｒｄｅｖの内部まで進展することを抑制する。クラックストッパ３０は、ガードリングとも呼ばれる。
金属膜４０は、例えば、ボンディングパッドの形成材料として用いられる。金属膜４０には、例えば、タングステン等の導電性金属を用いている。金属膜４０のうち半導体チップ１の外縁に最も近い第１金属膜４０ｅは、ダイシング領域Ｒｄｉｃの材料膜２０上、あるいは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間の材料膜２０上に設けられ、デバイス領域Ｒｄｅｖからは離間した位置に配置されている。第１金属膜４０ｅは、ボンディングパッドを露出させる際のエッチング工程においてマスクとして機能し、溝部ＴＲを形成するために設けられている。このエッチング工程によって、第１金属膜４０ｅの下には、材料膜２０からなる突出部７０が形成される。突出部７０も、第１金属膜４０ｅと同様に、デバイス領域Ｒｄｅｖから離間した位置にデバイス領域Ｒｄｅｖの周囲を取り囲むように配置されている。これにより、デバイス領域Ｒｄｅｖと突出部７０との間に溝部ＴＲが形成される。
パッシべーション膜５０は、デバイス領域Ｒｄｅｖの材料膜２０を被覆し、半導体素子１７および材料膜２０等を保護している。パッシべーション膜５０は、例えば、ポリイミドである。
溝部ＴＲは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間に設けられており、素子分離部１２よりもデバイス領域Ｒｄｅｖの近くに設けられている。溝部ＴＲは、デバイス領域Ｒｄｅｖにおける材料膜２０の表面および第１金属膜４０ｅの下の材料膜２０の表面から基板１０へ向かって窪んでいる。即ち、溝部ＴＲは、その周囲の材料膜２０の表面よりも低い位置へ窪んでいる。尚、第１金属膜４０ｅよりも外側のダイシング領域Ｒｄｉｃにおいて、材料膜２０は、溝部ＴＲと同様にエッチングされている。しかし、第１金属膜４０ｅよりも外側のダイシング領域Ｒｄｉｃでは、材料膜２０は、エッチングされていなくても構わない。
また、溝部ＴＲは、デバイス領域Ｒｄｅｖの外周全体を取り囲むように設けられていることが好ましい。ただし、溝部ＴＲは、材料膜２０が剥がれ易く亀裂ＣＲの生じ易い箇所に部分的に設けられてもよい。さらに、溝部ＴＲの底部は、平面、曲面になっていてもよく、尖っていてもよい。
ここで、ダイシング領域Ｒｄｉｃにおいて、金属化合物層１５が基板１０と材料膜２０との間に設けられていると、ダイシング工程における衝撃、あるいは、ＴＣＴ（Thermal Cycle Test）におけるストレス等で、材料膜２０が半導体チップ１の端部において金属化合物層１５から剥がれやすくなる。材料層２０が金属化合物層１５から剥がれると、亀裂ＣＲが材料層２０と金属化合物層１５との間を素子分離部１２ｅへ向かって進展する。即ち、亀裂ＣＲは、半導体チップ１の端部からデバイス領域Ｒｄｅｖへ向かって進展する。素子分離部１２ｅは、金属化合物層１５を分断しているので、亀裂ＣＲの進展は、素子分離部１２ｅに達すると停止することもある。しかし、材料膜２０の厚みは基板１０のそれよりも薄く、機械的応力に対して弱いため、亀裂ＣＲがさらに進展すると、亀裂ＣＲは、材料膜２０内を進展する。即ち、亀裂ＣＲは、素子分離部１２ｅの上面へ向かって（基板１０から離れるＺ方向）へ進展しようとする。従って、材料膜２０には、半導体チップ１の端部からデバイス領域Ｒｄｅｖへ向かう力と素子分離部１２ｅから上方（Ｚ方向）へ向かう力とが印加される。これにより、亀裂ＣＲは、素子分離部１２ｅからデバイス領域Ｒｄｅｖへ向かって斜め上方向へ材料膜２０内を進展する。
溝部ＴＲは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間の材料膜２０の表面に設けられており、かつ、素子分離部１２ｅよりもデバイス領域Ｒｄｅｖの近くに設けられている。従って、溝部ＴＲは、素子分離部１２ｅの斜め上方向に位置するので、亀裂ＣＲは、溝部ＴＲへ向かって進展し易く、溝部ＴＲに達すると、進展が終了する。即ち、溝部ＴＲは、亀裂ＣＲを誘導し、亀裂ＣＲをデバイス領域Ｒｄｅｖ側へ進展させること無く終端させる機能を有する。
溝部ＴＲが亀裂ＣＲを有効に誘導するためには、溝部ＴＲは、他の材料で埋め込まれず空洞になっていることが好ましい。即ち、溝部ＴＲが形成されてから半導体チップ１が実装されるまで（例えば、ダイシング工程およびＴＣＴ工程を行う際）、溝部ＴＲは、空洞になっていることが好ましい。尚、溝部ＴＲの内面に薄膜が付着することは問題無い。また、ＴＣＴ工程では、溝部ＴＲは、封止樹脂で埋まっていることもある。この場合、溝部ＴＲの亀裂誘導効果は幾分低下するものの、依然として有効である。
図１１は、亀裂ＣＲが溝部ＴＲまで達した様子を示す図である。亀裂ＣＲは、半導体チップ１の端部から広がり、素子分離部１２ｅに達すると、溝部ＴＲへ向かって斜め上方向へ進展する。亀裂ＣＲが溝部ＴＲに達すると、亀裂ＣＲはそれ以上進展しない。尚、半導体チップ１の端部の材料膜２０は、残置せず、飛ばされて除かれてしまう場合もある。しかし、ダイシング領域Ｒｄｉｃにおいて材料膜２０は不要であるため、無くなっても問題ない。勿論、半導体チップ１の端部に材料膜２０はそのまま残っても問題ない。
亀裂ＣＲを誘導しやすい溝部ＴＲの位置は、材料膜２０の膜厚等の条件によって異なり、一概には言えない。しかし、例えば、材料膜２０がＯＮＯＮ膜であり、膜厚が約５μｍ～１５μｍである場合、基板１０の表面上方から見たときの平面レイアウトにおいて、溝部ＴＲは、素子分離部１２ｅから約５μｍデバイス領域Ｒｄｅｖ側へ近づけた位置に設けることが好ましい。
溝部ＴＲを素子分離部１２ｅよりもデバイス領域Ｒｄｅｖの近くに配置するために、第１金属膜４０ｅは、素子分離部１２ｅの直上に配置してもよい。即ち、基板１０の表面上方から見たときの平面レイアウトにおいて、第１金属膜４０ｅは、素子分離部１２ｅとほぼ同一の位置に配置すればよい。これにより、溝部ＴＲは、自己整合的に、素子分離部１２ｅよりもデバイス領域Ｒｄｅｖの近くに配置される。
図１２は、半導体装置のパッケージング後の状態を示す断面図である。ダイシング後、半導体チップ１は、実装基板（図示せず）に実装され、樹脂部としての樹脂６０で封止される。樹脂６０は、ダイシング領域Ｒｄｉｃおよびデバイス領域Ｒｄｅｖの両方の上方に設けられている。また、図１２に示すように、第１金属膜４０ｅおよび突出部７０がまだ存在する場合、樹脂６０は、材料膜２０、第１金属膜４０ｅ、突出部７０およびパッシべーション膜５０を被覆し、それらに接触する。溝部ＴＲは、樹脂６０で充填される。
図１２は、半導体装置のパッケージング後の状態を示す断面図である。ダイシング後、半導体チップ１は、実装基板（図示せず）に実装され、樹脂部としての樹脂６０で封止される。樹脂６０は、ダイシング領域Ｒｄｉｃおよびデバイス領域Ｒｄｅｖの両方の上方に設けられている。また、図１２に示すように、第１金属膜４０ｅおよび突出部７０がまだ存在する場合、樹脂６０は、材料膜２０、第１金属膜４０ｅ、突出部７０およびパッシべーション膜５０を被覆し、それらに接触する。溝部ＴＲは、樹脂６０で充填される。
以上のように、本実施形態によれば、溝部ＴＲは、デバイス領域Ｒｄｅｖとダイシング領域Ｒｄｉｃとの間の材料膜２０の表面に設けられており、かつ、素子分離部１２ｅよりもデバイス領域Ｒｄｅｖの近くに設けられている。これにより、溝部ＴＲは、材料膜２０と金属化合物層１５との間に生じる亀裂ＣＲを誘導し、亀裂ＣＲの進展を終端させることができる。即ち、溝部ＴＲは、材料膜２０の剥がれがデバイス領域Ｒｄｅｖへ進展することを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
Ｗ 半導体ウェハ、Ｒｄｅｖ デバイス領域、Ｒｄｉｃ ダイシング領域、１０ 基板、１ 半導体チップ、１０ 基板、１２ 素子分離部、１５ 金属化合物層、１７ 半導体素子、２０ 材料膜、３０ クラックストッパ、４０ 金属膜、５０ パッシべーション膜、ＣＲ 亀裂
Claims (7)
- 半導体素子が設けられた第１領域、および、前記第１領域よりも端部側に設けられた第２領域を有する基板と、
前記基板に設けられた材料膜と、
前記材料膜に設けられた第１金属膜と、
前記第１領域と前記第２領域との間で前記第１金属膜よりも前記第１領域に近い側に設けられ、前記材料膜の表面から前記基板へ向かって窪むように形成された溝部と、
前記基板の表面に垂直な方向を第１方向とし、前記基板の表面に平行な方向を第２方向としたとき、前記第１方向から見たとき、前記溝部と少なくとも一部が重なるように前記基板の表面に設けられた素子分離部と、
前記第２方向から見たとき、前記溝部よりも前記第１領域に近い部分に設けられ、前記基板から前記第１方向に沿って伸びる第１導電体と、
前記溝部を埋める第1樹脂と、備え、
前記溝部のもっとも前記基板に近い底部は、前記第１方向に沿って、前記第１導電体の上端部と前記第１導電体の下端部との間にある、
半導体装置。 - 前記材料膜には、前記素子分離部から前記溝部へ延びる亀裂がある、請求項１に記載の半導体装置。
- 前記基板と前記材料膜との間に設けられた金属化合物層をさらに備え、
前記材料膜の端部から前記素子分離部まで前記材料膜と前記金属化合物層との間に亀裂があり、該亀裂は前記素子分離部から前記溝部へと延びている、請求項１に記載の半導体装置。 - 前記材料膜は、複数のシリコン酸化膜と複数のシリコン窒化膜または複数の第２金属膜とを交互に積層した積層膜、あるいは、絶縁膜からなる単層膜であり、
前記金属化合物層は、タングステンシリサイド（ＷＳｉ）またはタングステンナイトライド（ＷＮ）である、請求項３に記載の半導体装置。 - 前記素子分離部は、前記金属化合物層を分断している、請求項３に記載の半導体装置。
- 前記第２方向から見たとき、前記第１金属膜よりも前記端部側にある前記材料膜の表面は、前記第１方向からみて前記第１金属膜と重なる部分の前記材料膜の表面よりも前記基板に近い位置にある、請求項１に記載の半導体装置。
- 前記材料膜は、 複数のシリコン酸化膜と複数のシリコン窒化膜とを交互に積層した積層膜であり、
前記半導体素子はメモリセルアレイであり、該メモリセルアレイは、複数のシリコン酸化膜と複数の金属膜とを交互に積層した積層膜を含む、請求項１から請求項６のいずれか一項に記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/254,646 US20200075508A1 (en) | 2018-08-29 | 2019-01-23 | Semiconductor device |
| CN201910143420.8A CN110931544B (zh) | 2018-08-29 | 2019-02-26 | 半导体装置 |
| TW108106852A TWI699889B (zh) | 2018-08-29 | 2019-02-27 | 半導體裝置 |
| US16/791,798 US11183469B2 (en) | 2018-08-29 | 2020-02-14 | Semiconductor device |
| US17/513,212 US11610852B2 (en) | 2018-08-29 | 2021-10-28 | Semiconductor device |
| US18/171,954 US20230197641A1 (en) | 2018-08-29 | 2023-02-21 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018160575 | 2018-08-29 | ||
| JP2018160575 | 2018-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020038952A JP2020038952A (ja) | 2020-03-12 |
| JP7240149B2 true JP7240149B2 (ja) | 2023-03-15 |
Family
ID=69738223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018218600A Active JP7240149B2 (ja) | 2018-08-29 | 2018-11-21 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11610852B2 (ja) |
| JP (1) | JP7240149B2 (ja) |
| CN (1) | CN110931544B (ja) |
| TW (1) | TWI699889B (ja) |
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2018
- 2018-11-21 JP JP2018218600A patent/JP7240149B2/ja active Active
-
2019
- 2019-02-26 CN CN201910143420.8A patent/CN110931544B/zh active Active
- 2019-02-27 TW TW108106852A patent/TWI699889B/zh active
-
2021
- 2021-10-28 US US17/513,212 patent/US11610852B2/en active Active
-
2023
- 2023-02-21 US US18/171,954 patent/US20230197641A1/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI699889B (zh) | 2020-07-21 |
| US20220051995A1 (en) | 2022-02-17 |
| TW202010128A (zh) | 2020-03-01 |
| CN110931544A (zh) | 2020-03-27 |
| US11610852B2 (en) | 2023-03-21 |
| US20230197641A1 (en) | 2023-06-22 |
| JP2020038952A (ja) | 2020-03-12 |
| CN110931544B (zh) | 2023-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210914 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220927 |
|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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