JP2007193862A

JP2007193862A - 不揮発性半導体記憶装置

Info

Publication number: JP2007193862A
Application number: JP2006009032A
Authority: JP
Inventors: Masayuki Tanaka; 正幸田中; Ryota Fujitsuka; 良太藤塚; Daisuke Nishida; 大介西田; Katsuyuki Sekine; 克行関根; Yoshio Ozawa; 良夫小澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-17
Filing date: 2006-01-17
Publication date: 2007-08-02
Also published as: KR20070076503A; US20070183208A1; KR100802858B1

Abstract

【課題】二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善する。
【解決手段】シリコン基板１上で素子分離領域４に挟まれた素子領域に第１絶縁膜２および第１導電膜３からなる浮遊ゲートが積層されており、第１導電膜３上に比誘電率が５程度以上の高誘電率を有する第２絶縁膜５および第２導電膜６からなる制御ゲートが積層されたゲート構造を有するメモリセルが複数配列されている。メモリセルにデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲートに供給して、第２絶縁膜から電荷を引き抜くデトラップパルス供給回路１９が設けられている。
【選択図】図１

Description

本発明は、積層ゲート構造を有し、データ書き込み後にゲート絶縁膜に電荷がトラップされてデータが保持される不揮発性半導体記憶装置に関する。

次世代の不揮発性半導体記憶装置では、不揮発性メモリセル（以下、セルと称する）相互間の距離が縮小する結果として、隣接するメモリセル間の容量カップリングによる干渉効果が増大する。隣接セル間干渉効果の増大は、セル特性を著しく損なう。したがって、隣接セル間干渉効果の低減が必須である。セル間干渉を低減するためには、セル間の容量を低減すれば良い。その一つの方法は、セルを形成する積層ゲート構造のトランジスタ（セルトランジスタ）の浮遊ゲートの高さを低減し、対向面積を縮小することである。

浮遊ゲートの高さは、セルトランジスタのトンネル絶縁膜と、浮遊ゲートと制御ゲートとの間の絶縁膜（電極間絶縁膜）の容量比を所望の値とするために決まっている。このため、電極間絶縁膜を薄膜化することによる容量増加によって浮遊ゲートの高さを低減することができる。一例として、電極間絶縁膜に高誘電率絶縁膜を使用すれば電極間絶縁膜が薄膜化でき、セル縮小に伴う隣接セル間干渉効果の増大が抑制できる。

しかし、本願発明者らは、高誘電率絶縁膜は電荷のトラップが多く、セルトランジスタに対する書き込み／消去後に電極間絶縁膜中に電荷をトラップし、電荷保持時に再放出してセルトランジスタの閾値を変動させるという問題があることを見出している。

なお、特許文献１には、電荷蓄積可能なゲート絶縁膜に電荷を捕捉する単ゲート型の不揮発性メモリセルトランジスタの書き込み信頼性を向上する技術が開示されている。
特開２００１−３２５７９３号公報

本発明は、二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善し得る不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、半導体基板上で素子分離領域に挟まれた素子領域に第１絶縁膜および第１導電膜からなる浮遊ゲートが積層されており、かつ、前記第１導電膜上に第２絶縁膜および第２導電膜からなる制御ゲートが積層されたゲート構造を有するメモリセルが配列されて形成されたメモリセルアレイと、前記メモリセルにデータが書き込まれた後に、デトラップパルスを前記メモリセルの制御ゲートに供給して、前記第２絶縁膜から電荷を引き抜くデトラップパルス供給回路とを具備したことを特徴とする。

本発明の不揮発性半導体記憶装置によれば、二層ゲート構造を有する不揮発性メモリセルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化を抑制し、電荷保持特性を改善することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

図１は、本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。１１はメモリセルアレイ、１２はロウデコーダ、１３はカラムデコーダ、１４はカラムセレクタ、１５はセンスアンプ＆ラッチ回路、１６は読み出し出力回路、１７は書き込み入力回路、１８は動作モードに応じて所要の書き込み／消去用の電圧やパルス信号を供給する書き込み／消去制御回路である。

メモリセルアレイ１１は、既知のメモリセルアレイと同様の構成を有し、半導体基板上のメモリセルアレイ領域において素子分離領域に挟まれた素子領域に二層ゲート構造を有するセルトランジスタが配列されて形成されている。セルトランジスタは、既知のセルトランジスタと同様の構成を有し、第１絶縁膜および第１導電膜からなる浮遊ゲートが積層されており、かつ、浮遊ゲート上に第２絶縁膜および第２導電膜からなる制御ゲートが積層されている。本例では、第２絶縁膜として比誘電率が５程度以上の高誘電率絶縁膜が用いられる。

そして、本実施形態においては、メモリセルにデータが書き込まれた後に、第２絶縁膜中から電荷を引き抜くために、デトラップパルスを生成して、メモリセルに供給するデトラップパルス供給回路１９が設けられている。なお、デトラップパルス供給回路１９は、書き込み／消去制御回路１８内に形成してもよい。

図２は、図１中のメモリセルアレイ１１の一部のパターン平面図である。なお、図１ではビット線は図示を省略している。図３は図２に示したメモリセルアレイの等価回路図である。

図２および図３に示すメモリセルアレイにおいて、各ＮＡＮＤセルユニット２０は、直列接続されたセルトランジスタＭ１〜Ｍ８と、これらのセルトランジスタの両端部にそれぞれ配置された選択トランジスタＳ１、Ｓ２とを含んでいる。選択トランジスタＳ１、Ｓ２の各ゲートには、対応して選択ゲート線ＳＧ１、ＳＧ２が接続されており、メモリセルＭ１〜Ｍ８の各制御ゲートには、対応して制御ゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各ＮＡＮＤセルユニット２０の選択トランジスタＳ１のドレインには対応してビット線ＢＬ１，ＢＬ２，…が接続され、選択トランジスタＳ２のソースにはソース線ＳＬが接続されている。ここでは、セルトランジスタが８個直列接続された場合について示しているが、セルトランジスタの数は８個に限定されるものではなく、例えば１６個や３２個でもよい。

図４は、図２中のＡ−Ａ線に沿うセルトランジスタの断面図であり、図５は図２中のＢ−Ｂ線に沿う断面図である。図４および図５に示すように、例えばｐ型のシリコン基板１にセルトランジスタＭ１〜Ｍ８が形成されている。即ち、各セルトランジスタＭ１〜Ｍ８は、シリコン基板１に形成されたソース・ドレイン領域９と、シリコン基板１のソース・ドレイン領域９間のチャネル領域上に形成された第１絶縁膜（トンネル絶縁膜）２と、第１絶縁膜２上に第１導電膜により形成された浮遊ゲート３と、浮遊ゲート３上に形成されシリコン酸化膜よりも高誘電率を有する第２絶縁膜５と、第２絶縁膜５上に例えばポリシリコン膜からなる第２導電膜６を用いて構成された制御ゲートとを備えた二層ゲート構造を有している。この場合、隣接するＮＡＮＤセルユニット間はトレンチ型の素子分離領域（埋め込み絶縁膜）４により絶縁されており、第２絶縁膜（電極間絶縁膜）５および第２導電膜（制御ゲート）６は、素子分離領域４および浮遊ゲート３の両者が露出した上面でメモリセルアレイ領域のワード線の延長方向と平行な方向に延長して形成されている。なお、７はマスク材であり、セルトランジスタおよび選択トランジスタ等は層間絶縁膜８で覆われており、層間絶縁膜８上にはビット線（図示せず）が形成される。

第２絶縁膜（電極間絶縁膜）５として高誘電率絶縁膜を用いると、耐圧が高くなり、書き込み時に高電界を印加した場合でもリーク電流を減らすことができる。ここで、シリコン酸化膜よりも高誘電率を有する第２絶縁膜に関して詳細に述べる。第２絶縁膜５は、シリコン酸化膜の比誘電率（3.8〜4.0）よりも大きく、電極間絶縁膜として用いられているＯＮＯ膜で得られている誘電率5.0〜5.5程度よりも誘電率が大きい絶縁膜、例えば、成分としてハフニウムＨｆ、アルミニウムのいずれかを含むものが望ましい。具体例として、比誘電率が７程度であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜、比誘電率が８程度以上であるアルミニウム酸化物（Ａｌ₂Ｏ₃）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ₂）膜もしくはジルコニウム酸化物（ＺｒＯ₂）膜、比誘電率が２５程度であるランタン酸化物（Ｌａ₂Ｏ₃）膜などが望ましい。また、ハフニウム・シリケート（ＨｆＳｉＯ）膜、ハフニウム・アルミネート（ＨｆＡｌＯ）膜、ランタン・アルミネート（ＬａＡｌＯ）膜、もしくはジルコン・アルミネート（ＺｒＡｌＯ）膜のような三元系の化合物からなる絶縁膜でも良い。

また、第２絶縁膜５としては、シリコン酸化物、シリコン窒化物、ハフニウム酸化物のいずれか２種類以上の複数の膜が積層形成された構造でもよい。例えば、ＨｆＳｉＯ膜をシリコン窒化膜で挟み込んだ構造や、シリコン酸化膜で挟み込んだ構造、さらにその上下にシリコン窒化膜層を形成した構造などでもよい。

図６は、図１中のメモリセルアレイ１１のセルトランジスタへの書き込み時に、書き込みパルスおよびデトラップパルスを順次印加する場合の一例を示す波形図である。書き込み時には、セルトランジスタの制御ゲート６に正の電圧を印加し、シリコン基板１から第１絶縁膜（トンネル絶縁膜）２を介して浮遊ゲート３中に電子を注入する。この場合、第１絶縁膜（トンネル絶縁膜）２に加わる電界は最大で25ＭＶ／ｃｍ程度以下であり、印加時間は１μ秒から10ｍ秒の範囲である。データ書き込み時、第２絶縁膜（電極間絶縁膜）５にも高電界が加わるので、浮遊ゲート３に注入された電子の一部は第２絶縁膜５に注入され、さらにその一部は制御ゲート６側に抜けていってしまう。この際、第２絶縁膜５中には電荷トラップが存在しているので、注入電子の一部は第２絶縁膜５中にトラップされる。

図７は、二層ゲート構造を有するセルトランジスタの電極間絶縁膜としてＯＮＯ膜を用いた場合の電荷保持特性（破線表示）と、高誘電率絶縁膜を用いた場合の電荷保持特性（実線表示）の一例を示す。図７に示すように、高誘電率絶縁膜を用いた場合には、書き込み時に高誘電率絶縁膜中にトラップされた電子がデトラップすることに起因して、セルトランジスタの閾値変動ΔＶｔｈが短時間で発生し、電荷保持特性が早く劣化する。

図８は、半導体基板上に高誘電率絶縁膜を形成した絶縁ゲート型（ＭＩＳ）キャパシタのゲート電圧（Gate Voltage）対容量（Ｃ）特性（ＣＶカーブ）の測定結果を示している。ここで、Ａは初期状態(Initial)のＣＶカーブ、Ｂは書き込み相当の電界ストレスを印加した後(After stress)のＣＶカーブ、Ｄはさらに例えば10分間放置した後(After 10min.)に測定したＣＶカーブである。書き込み相当の電界ストレスを印加したことにより、高誘電率絶縁膜中に電子がトラップ(Trap)されることに起因して、ＣＶカーブがＡからＢへ正電圧方向にシフトしている。書き込み終了後、即ち、書き込み電界を除去した後、電荷保持を行う段階において、10分間放置すると、前記したように高誘電率絶縁膜中にトラップされている電子が時間とともに浮遊ゲート側もしくは制御ゲート側に抜けていってしまい、ＣＶカーブがＢからＤへ負電圧方向にシフトする。この電子抜けによるセルトランジスタの閾値変動ΔＶｔｈは大きく、不揮発性半導体記憶装置の特性上許容できない。

そこで、本実施形態では、図１に示すようにデトラップパルス供給回路１９を設け、図６に示すように、書き込み電界除去後に、第２絶縁膜（電極間絶縁膜）５中からトラップ電子を強制的に抜くために、デトラップパルス供給回路１９で生成されたデトラップパルスを制御ゲートに供給するデトラップ(Detrap)ステップを追加している。デトラップパルスは、第２絶縁膜（電極間絶縁膜）５に加わる電界の絶対値が0〜25ＭＶ／ｃｍ、供給時間が0.1μ秒から10ｍ秒の範囲となるように、セルの制御ゲートに印加される。デトラップパルスの供給によって第２絶縁膜（電極間絶縁膜）５に加わる電界が正の場合は、電子を制御ゲート側に抜くことに相当し、負の場合は電子を浮遊ゲート側に抜くことに相当する。図６では、デトラップパルスの供給によって、第２絶縁膜５に負の電界が加わる場合を例示しているが、第２絶縁膜５に正の電界が加わるように制御ゲートにデトラップパルスを印加してもよい。

図８中のＣＶカーブＣは、図６に示したようにデトラップパルスを供給した後のＣＶカーブの測定結果を示す。即ち、本実施形態では、書き込み電界ストレスによるＶfbのシフト（ＣＶカーブＡ→Ｂ）の後にデトラップパルスを供給することによって、第２絶縁膜（電極間絶縁膜）５中の電子が抜けて、Ｖfbのシフト（ＣＶカーブＢ→Ｃ）が起こる。これにより、Ｖfbのシフト値（Ｂ→Ｃ）を、デトラップパルスを供給しない場合のシフト値（Ｂ→Ｄ）よりも低減できる。

なお、デトラップパルスを供給する際には、データの書き込み／消去が起きないように、浮遊ゲート中の電子を大量に抜く、ホールを大量に注入する、等の状態が極力生じないように、注意して電界および供給時間を設定する必要があり、先に述べたように、第２絶縁膜（電極間絶縁膜）５に加わる電界の絶対値が0〜25ＭＶ／ｃｍ、供給時間が0.1μ秒から10ｍ秒の範囲となるように選択される。

上記したように本実施形態は、二層ゲート構造を有するセルトランジスタに対する書き込み後に、セルトランジスタに対して短パルスを供給することにより、書き込み時にセルトランジスタの電極間絶縁膜にトラップされた電子を引き抜いておくものである。これにより、セルトランジスタの電極間絶縁膜として高誘電率絶縁膜を用いた場合に問題となる電子のデトラップによるセル特性の劣化が抑制でき、電荷保持特性が改善できる。

上記したような効果は、電極間絶縁膜として高誘電率絶縁膜を使用した場合に特に有効であるが、電極間絶縁膜としてＯＮＯ膜を用いた場合でも、デトラップによる不揮発性半導体記憶装置の特性劣化が顕著な場合には、本実施形態と同様に有効である。

図９は、本実施形態のメモリセルに対してベリファイ書き込みを行う場合の書き込み動作の一例を示すフローチャートである。あるワード線ＷＬ（ｎ）に接続されているメモリセルに書き込む場合、ワード線に書き込み電圧Ｖppを印加してメモリセルに書き込みを行う。次に、メモリセルからベリファイ(Verify)読み出しを行う。この結果、メモリセルの閾値が所望値に達していることを確認した場合には、その後、デトラップパルスを供給してデトラップストレスをメモリセルに加える。次に、メモリセルから読み出しを行い、所望の閾値に書き込めているか確認する。書き込みが行われている場合は書き込みを終了し、次のワード線に移動（ｎ＝ｎ＋１）してベリファイ書き込みを行う。メモリセルの閾値が所望値に達していない場合には、書き込み電圧を昇圧（Ｖpp＝Ｖpp＋ΔＶpp）して再び書き込みを行い、デトラップパルスの供給後に所望値に達するまで繰り返し書き込みを行う。

なお、本発明は、上記実施形態のＮＡＮＤ型フラッシュメモリに限らず、その他の不揮発性半導体記憶装置に一般的に適用可能である。

本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。図１中のメモリセルアレイの一部のパターン平面図。図２のメモリセルアレイの等価回路図。図２中のＡ−Ａ線に沿うセルトランジスタの断面図。図２中のＢ−Ｂ線に沿うセルトランジスタの断面図。図１のＮＡＮＤ型フラッシュメモリのセルトランジスタへの書き込み時に書き込みパルスおよびデトラップパルスを順次印加する場合の一例を示す波形図。セルトランジスタの電荷保持特性を示す特性図。絶縁ゲート型キャパシタのゲート電圧対容量特性の測定結果を示す特性図。図１のＮＡＮＤ型フラッシュメモリの書き込み動作の一例を示すフローチャート。

符号の説明

１…シリコン基板、２…第１絶縁膜、３…浮遊ゲート、４…素子分離領域、５…第２絶縁膜、６…第２導電膜、７…マスク材、８…層間絶縁膜、９…ソース・ドレイン領域、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラムセレクタ、１５…センスアンプ＆ラッチ回路、１６…読み出し出力回路、１７…書き込み入力回路、１８…書き込み／消去制御回路、１９…デトラップパルス供給回路、２０…ＮＡＮＤセルユニット。

Claims

半導体基板上で素子分離領域に挟まれた素子領域に第１絶縁膜および第１導電膜からなる浮遊ゲートが積層されており、かつ、前記第１導電膜上に第２絶縁膜および第２導電膜からなる制御ゲートが積層されたゲート構造を有するメモリセルが配列されて形成されたメモリセルアレイと、
前記メモリセルにデータが書き込まれた後に、デトラップパルスを前記メモリセルの制御ゲートに供給して、前記第２絶縁膜から電荷を引き抜くデトラップパルス供給回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
前記デトラップパルス供給回路は、デトラップパルスを0.1μ秒から10ｍ秒の範囲で前記制御ゲートに供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記デトラップパルス供給回路は、前記第２絶縁膜に加わる電界の絶対値が0〜25ＭＶ／ｃｍの範囲となるように、デトラップパルスを前記制御ゲートに供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記デトラップパルス供給回路は、前記メモリセルへのデータの書き込みをベリファイ書き込みで行う際のベリファイ書き込み終了後に、前記デトラップパルスを前記制御ゲートに供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記デトラップパルス供給回路は、前記第２絶縁膜にトラップされている電子を前記制御ゲートおよび浮遊ゲートのいずれか一方から抜く極性で前記デトラップパルスを前記制御ゲートに供給することを特徴とする請求項４記載の不揮発性半導体記憶装置。