JP7212239B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法に関する。

不揮発性半導体記憶装置として、ゲート電極の側壁に形成されるサイドウォール絶縁膜や、フローティングゲートに電荷（ホットキャリア）を蓄積することによってデータを記憶するメモリセルが用いられるものがある。

このような不揮発性半導体記憶装置において、メモリセルに記憶されたデータの書き換えを行う際には、操作が簡単であることから、セクタと呼ばれる所定の大きさの単位領域ごとに一括処理する方式が採用されている。

ただ、セクタに含まれるメモリセルに記憶されているデータの書き換えの際、書き換えるデータ量が小さくセクタの一部を書き換えればよい場合であっても、セクタ全体の消去が行われた後に、新たなデータの書き込みが行われる。そのため、セクタサイズが大きいほど、書き換えにかかるエネルギー効率が悪くなる。また、セキュリティ強化などの理由により、不揮発性半導体記憶装置に格納されるプログラムソースコードの更新が頻繁に行われる場合、セクタにおいて書き換えを要する範囲は非常に小さいことが多い。このため、メモリセルアレイにおいて書き換えが可能な単位は小さいほどよい。

なお、１つのメモリセル単位での消去を可能とする技術が提案されている。

特開平１１－３１３９３号公報 特開２０００－５７７８２号公報 特開２００６－３１８２１号公報

しかし、書き換え可能な単位を同一のデコーダにより選択可能な領域よりも小さくしていく場合、書き換え処理時に書き換え対象とならないメモリセルの電荷量が変動する可能性がある。たとえば、同一ワード線または同一ビット線に接続される複数のメモリセルの一部を書き換え対象として選択する場合、それら複数のメモリセルのうち、非選択となるメモリセルの電荷量が変動する可能性がある。この現象は、ディスターブ（ドレインディスターブまたはゲートディスターブ）と呼ばれ、ディスターブの影響が大きくなると、非選択のメモリセルの記憶データが劣化する恐れがあった。

１つの側面では、本発明は、同一のデコーダにより選択可能な領域よりも書き換え可能な単位を小さくした場合でも記憶データの劣化を抑制できる不揮発性半導体記憶装置及びその書き換え方法を提供することを目的とする。

１つの実施形態では、複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、前記複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数が所定回数に達するまで、前記対象としたメモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記書き換え処理の回数が前記所定回数に達する場合に、前記対象としたメモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする制御回路と、を有する不揮発性半導体記憶装置が提供される。

また、１つの実施形態では、複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、前記複数のメモリセルの何れかである選択メモリセルに対する消去処理を伴う書き換え処理時に、前記メモリセルアレイにおいて前記選択メモリセルとワード線またはビット線を共有する非選択メモリセルが、連続して前記書き換え処理の対象外となる回数が所定回数に達するまで、前記選択メモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記書き換え処理の回数が前記所定回数に達する場合に、前記選択メモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする制御回路と、を有する不揮発性半導体記憶装置が提供される。

また、１つの実施形態では、不揮発性半導体記憶装置の書き換え方法が提供される。

１つの側面では、本発明は、同一のデコーダにより選択可能な領域よりも書き換え可能な単位を小さくした場合でも記憶データの劣化を抑制できる。

第１の実施の形態の不揮発性半導体記憶装置の一例を示す図である。 第２の実施の形態の不揮発性メモリの一例の全体ブロック図である。 メモリセルアレイの一例を示す図である。 メモリトランジスタの一例の断面構造と、メモリトランジスタに対する書き込み及び消去の例を示す図である。 消去時に非選択のメモリトランジスタに生じるドレインディスターブの影響を示す図である。 消去時に非選択のメモリトランジスタに生じるゲートディスターブの影響を示す図である。 １セクタ分のメモリセルアレイを複数のサブブロックに分割した例を示す図である。 書き換え処理時における不揮発性メモリの動作の一例の流れを示すフローチャートである。 消去処理の一例の流れを示すフローチャートである。 書き換え処理時における第３の実施の形態の不揮発性メモリの動作の一例の流れを示すフローチャートである。 第４の実施の形態の不揮発性メモリの一例を示す図である。 書き換え処理時における第４の実施の形態の不揮発性メモリの動作の一例の流れを示すフローチャートである。 複数のワード線にまとめて負の高電圧を供給する例を示す図である。 コラムデコーダが、サブブロックごとに同一の電圧を供給する様子を示す図である。 フローティングゲート型のメモリセルを有するメモリセルアレイの一例を示す図である。 フローティングゲート型のメモリトランジスタの一例の断面構造と、メモリトランジスタに対する書き込み及び消去の例を示す図である。 消去時に非選択のメモリトランジスタに生じるゲートディスターブの影響を示す図である。 サブブロックへの分割例を示す図である。 第５の実施の形態の不揮発性メモリの一例を示す図である。 第５の実施の形態の不揮発性メモリの書き換え方法の一例の流れを示すフローチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の不揮発性半導体記憶装置の一例を示す図である。

不揮発性半導体記憶装置（以下不揮発性メモリという）１０は、メモリセルアレイ１１ａ、コラムデコーダ１１ｂ、ロウデコーダ１１ｃ、制御回路１２を有する。
図１では、１セクタ分のメモリセルアレイ１１ａ、コラムデコーダ１１ｂ、ロウデコーダ１１ｃが示されているが、不揮発性メモリ１０は、これらの構成を各々複数有していてもよい。メモリセルアレイ１１ａは図示を省略しているが複数のワード線と複数のビット線と、各々が複数のワード線の何れかに接続されるとともに複数のビット線の何れかに接続される複数のメモリセルを備える。各メモリセルは、コラムアドレスとロウアドレスに基づいて、コラムデコーダ１１ｂ及びロウデコーダ１１ｃにより選択される。メモリセルとして、たとえば、ゲート電極の側壁に形成されるサイドウォール絶縁膜に電荷を蓄積することによってデータを記憶するサイドウォールトラップ型のメモリトランジスタが用いられる。なお、メモリセルとして、フローティングゲートに電荷を蓄積することによってデータを記憶するフローティングゲート型のメモリトランジスタが用いられてもよい。

なお、図１では、センスアンプなどについては図示が省略される。
制御回路１２は、供給されるコマンドに応じて、コラムデコーダ１１ｂやロウデコーダ１１ｃを制御する。また、制御回路１２は、メモリセルアレイ１１ａの複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数をカウントする。そして、制御回路１２は、その書き換え処理の回数が所定回数に達するまで、メモリセルアレイ１１ａの全体よりも小さい範囲を書き換え単位とするように、コラムデコーダ１１ｂ及びロウデコーダ１１ｃを制御する。上記所定回数は、たとえば、書き換え処理の際に非選択（書き換え対象外）となるメモリセルにおいて発生するディスターブの影響により変動する閾値電圧の変動量の許容値に基づいて設定される。たとえば、データが０から１または１から０に反転しないように、所定のマージンを考慮して許容値が決定される。

図１の例では、制御回路１２は、メモリセルアレイ１１ａを分割した複数の領域の各々に含まれるメモリセル群を書き換え単位とするように、コラムデコーダ１１ｂ及びロウデコーダ１１ｃを制御する。複数の領域（以下サブブロックという）１１ａ１，１１ａ２，…，１１ａｎは、メモリセルアレイ１１ａを、図１におけるｙ方向（図示しない複数のワード線に直交する方向）に複数分割したものである。なお、図示しないワード線はｘ方向に伸びている。

制御回路１２は、たとえば、カウンタ１２ａを有し、上記書き換え処理の回数をカウントする。なお、書き換え処理の回数は、セクタごとにカウントされる。そのため、制御回路１２は、セクタごとにカウンタを有していてもよい。

さらに、制御回路１２は、書き換え処理の回数が所定回数に達する場合に、メモリセルアレイ１１ａの全体（１セクタ分）の書き換えを行うようにコラムデコーダ１１ｂ及びロウデコーダ１１ｃを制御する。そして、制御回路１２は、書き換え処理の回数が所定回数に達するたびに書き換え処理の回数をリセットする。

図１には、不揮発性メモリ１０の動作の一例の流れを示すフローチャートが示されている。
まず、制御回路１２は、カウンタ１２ａの計数値Ｎを０に初期化させる（ステップＳ１）。計数値Ｎは、メモリセルアレイ１１ａの複数のメモリセルの何れかを対象にした書き換え処理の回数を示す。ステップＳ１の処理後、制御回路１２は、不揮発性メモリ１０のメモリセルアレイ１１ａのメモリセルに対する書き換えを指示するコマンドを受信したか否かを判定する（ステップＳ２）。制御回路１２は、メモリセルアレイ１１ａのメモリセルに対する書き換えを指示するコマンドを受信していない場合には受信待ちを行い（ステップＳ８）、ステップＳ２からの処理を繰り返す。

制御回路１２は、メモリセルアレイ１１ａのメモリセルに対する書き換えを指示するコマンドを受信した場合には、カウンタ１２ａの計数値Ｎをカウントアップ（＋１）させる（ステップＳ３）。そして、制御回路１２は、計数値Ｎが所定回数Ｎｔｈより小さいか否かを判定する（ステップＳ４）。

計数値Ｎが所定回数Ｎｔｈより小さい場合、制御回路１２の制御のもと、サブブロック単位で消去及び書き換えが行われる（ステップＳ５）。
ステップＳ５の処理では、制御回路１２は、たとえば、指定されたコラムアドレスに対応するサブブロックに含まれるメモリセルに記憶されているデータを、一旦、図示しない記憶部（レジスタやＳＲＡＭ（Static Random Access Memory）など）に保持させる。その後、制御回路１２は、書き換えを指示するコマンドとともに供給される新たなデータにより、記憶部に保持されているデータを更新させる。さらに、制御回路１２の制御のもと、書き換え対象のサブブロックのメモリセルに記憶されているデータが消去され、その後、記憶部に保持されているデータが書き換え対象のサブブロックに書き込まれる。

一方、計数値Ｎが所定回数Ｎｔｈに達する場合、制御回路１２の制御のもと、セクタ単位で消去及び書き換えが行われる（ステップＳ６）。
ステップＳ６の処理では、制御回路１２は、たとえば、メモリセルアレイ１１ａの全メモリセルに記憶されているデータを、一旦、図示しない記憶部に保持させる。その後、制御回路１２は、書き換えを指示するコマンドとともに供給される新たなデータにより、記憶部に保持されているデータを更新させる。さらに、制御回路１２の制御もと、メモリセルアレイ１１ａの全メモリセルに記憶されているデータが消去され、その後、記憶部に保持されているデータがメモリセルアレイ１１ａの全メモリセルに書き込まれる。

ステップＳ６の処理後、制御回路１２は、計数値Ｎをリセットする（０にする）（ステップＳ７）。ステップＳ５，Ｓ７の処理後、ステップＳ８の処理が行われる。そして、制御回路１２は、書き換えを指示するコマンドを受信するたびに、ステップＳ３からの処理を繰り返す。

なお、図１に示した処理の順序は一例であり、適宜入れ替えてもよい。
上記のような不揮発性メモリ１０では、書き換え処理の回数が所定回数に達するまでは、メモリセルアレイ１１ａの全体よりも小さい範囲が書き換え単位となるため、書き換え処理の際に非選択となる範囲のメモリセルではディスターブの影響を受ける。しかし、制御回路１２は、書き換え処理の回数が所定回数に達した場合に、より大きな単位での書き換えを行うことで、ディスターブの影響をリセットするため、記憶データの劣化を抑制できる。

たとえば、図１のようにサブブロック単位での消去処理を伴う書き換え処理が行われる場合、非選択となるサブブロックのメモリセルでは、書き換え対象のサブブロックのメモリセルと同じワード線に接続されているため、ゲートディスターブが発生する。書き換え処理の際に連続して非選択となる回数が多くなるサブブロックでは、ゲートディスターブの影響が大きくなり、メモリセルの閾値電圧がシフトする。しかし、上記の第１の実施の形態の不揮発性メモリ１０では、書き換え処理の回数が所定回数に達するたびに、セクタ単位の書き換えが行われるため、シフトした閾値電圧を元に戻すことができ、記憶データの劣化を抑制できる。

なお、サブブロック１１ａ１～１１ａｎは、メモリセルアレイ１１ａをワード線に直交する方向に分割したものであるため、異なるサブブロックは、ビット線を共有していない。そのため、サブブロック単位での消去処理を伴う書き換え処理の際、非選択となるサブブロックのメモリセルではドレインディスターブの影響を受けない。

このように、第１の実施の形態の不揮発性メモリ１０によれば、同じデコーダで選択可能な領域（セクタ）よりも小さい単位（たとえば、サブブロック）で書き換え可能とした場合の記憶データの劣化を抑制できる。

また、書き換え処理の回数が所定回数に達するまでは、サブブロック単位で書き換え処理が行われるため、毎回セクタ単位で書き換えを行うよりもエネルギー効率を高められ、省電力化が可能となる。

なお、セクタ自体の大きさを小さくして、ディスターブの影響を抑えつつ書き換え単位を小さくすることができるが、その場合、デコーダなどの回路量が増えてしまう。第１の実施の形態の不揮発性メモリ１０は、１セクタ分のメモリセルアレイ１１ａを分割したサブブロック１１ａ１～１１ａｎを書き換え単位とするため、回路量の増加を抑えられる。

（第２の実施の形態）
図２は、第２の実施の形態の不揮発性メモリの一例の全体ブロック図である。
不揮発性メモリ２０は、セクタ２１ａ１，２１ａ２，…，２１ａｍ、制御回路２２、アドレスレジスタ２３、ロウデコーダ２４、ライトバッファ２５、出力バッファ２６を有する。

セクタ２１ａ１は、コラムデコーダ２１ｂ、ワードドライバ２１ｃ、メモリセルアレイ２１ｄ、コラムスイッチ２１ｅ、センスアンプ２１ｆを有する。セクタ２１ａ２～２１ａｍの各々も、セクタ２１ａ１と同様の要素を有している。

コラムデコーダ２１ｂは、メモリセルアレイ２１ｄの複数のビット線（図示せず）のうち、アドレスレジスタ２３から供給されるコラムアドレスに対応するビット線に接続されたメモリセルを選択するための信号を出力する。

ワードドライバ２１ｃは、ロウデコーダ２４が出力する信号に基づいて、メモリセルアレイ２１ｄの複数のワード線（図示せず）のうち、何れかのワード線に所定の電圧を供給する。

メモリセルアレイ２１ｄは、図示を省略しているが、複数のビット線、複数のワード線、複数のソース線及び複数のメモリセルを有する。
コラムスイッチ２１ｅは、コラムデコーダ２１ｂが出力する信号に基づいて、複数のビット線の何れかをセンスアンプ２１ｆに接続する。

センスアンプ２１ｆは、メモリセルアレイ２１ｄから読み出されたデータ（電圧値）を増幅して出力する。
制御回路２２は、受信したコマンドやコラムアドレスに基づいて、コラムデコーダ２１ｂやロウデコーダ２４などを制御する。なお、制御回路２２は、カウンタ２２ａを有する。カウンタ２２ａは、制御回路２２の外にあってもよい。

アドレスレジスタ２３は、アドレスを受信し、ロウアドレスをロウデコーダ２４に供給し、コラムアドレスを制御回路２２及びコラムデコーダ２１ｂに供給する。
ロウデコーダ２４は、アドレスレジスタ２３から供給されるロウアドレスに対応するワード線に接続されたメモリセルを選択するための信号を出力する。

ライトバッファ２５は、メモリセルに書き込むためのデータを受信し、セクタ２１ａ１～２１ａｍに供給する。
出力バッファ２６は、セクタ２１ａ１～２１ａｍから読み出されたデータを保持し出力する。

なお、後述するメモリセルアレイ２１ｄでは、メモリセルにデータを書き込む際、メモリセルに接続されるソース線にも電圧をかける場合があるが、図２ではその構成は省略されている。また、メモリセルの種類によっては、消去時や書き込み時に高電圧を用いる場合があるが、図２では昇圧回路など高電圧を生成する回路については省略されている。

図３は、メモリセルアレイの一例を示す図である。図３の例では、メモリセルアレイ２１ｄは、サイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによってデータを記憶するメモリトランジスタ（たとえば、メモリトランジスタ２１ｔ１～２１ｔ６）を、複数有する。

なお、図３のメモリセルアレイ２１ｄでは、２つのメモリトランジスタ（メモリトランジスタ対）が１ビットのデータを記憶するメモリセルとして機能する。一方のメモリトランジスタに“１”が記憶される場合、他方のメモリトランジスタに“０”が記憶される。

メモリトランジスタ対の一方（たとえば、メモリトランジスタ２１ｔ１，２１ｔ３，２１ｔ５）のドレインには、ビット線ＢＬ０，ＢＬ１，…，ＢＬｘの何れかが接続される。メモリトランジスタ対の他方（たとえば、メモリトランジスタ２１ｔ２，２１ｔ４，２１ｔ６）のドレインには、ビット線／ＢＬ０，／ＢＬ１，…，／ＢＬｘの何れかが接続される。メモリトランジスタ対の各々のソースには、ソース線ＳＬ０，ＳＬ１，…，ＳＬｘの何れかが接続される。また、メモリトランジスタ対の各々のゲートには、ワード線ＷＬ０，ＷＬ１，…，ＷＬｙの何れかが接続される。

なお、上記では、メモリトランジスタ対により１ビットのメモリセルを実現する例を示したが、１つのメモリトランジスタにより１ビットのメモリセルを実現してもよい。
図４は、メモリトランジスタの一例の断面構造と、メモリトランジスタに対する書き込み及び消去の例を示す図である。

メモリトランジスタ２１ｔ１は、半導体基板３０の上方に設けられたゲート絶縁膜３１、ゲート絶縁膜３１の上方に設けられたゲート電極３２、ゲート電極３２の側壁及び半導体基板３０の上方に設けられたサイドウォール絶縁膜３３を有する。サイドウォール絶縁膜３３は、たとえば、絶縁膜である酸化膜３３ａと窒化膜３３ｂが積層された構造を含む。メモリトランジスタ２１ｔ１は、さらに、ゲート電極３２の両側（ゲート長方向の両側）の半導体基板３０内にそれぞれ設けられ、ソース領域またはドレイン領域として機能する不純物領域３４ａ及び不純物領域３４ｂを有する。メモリトランジスタ２１ｔ１は、サイドウォール絶縁膜３３の下方の半導体基板３０内で、不純物領域３４ａ及び不純物領域３４ｂの内側に、ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂを有してもよい。メモリトランジスタ２１ｔ１は、ゲート電極３２の下方の、不純物領域３４ａと不純物領域３４ｂの間（あるいはＬＤＤ領域３５ａとＬＤＤ領域３５ｂの間）の領域に設けられるチャネル領域３６と、その下方に設けられた不純物領域３７をさらに有する。

このようなメモリトランジスタ２１ｔ１に対する書き込み時には、たとえば、半導体基板３０が接地電位（たとえば、０Ｖ）とされ、不純物領域３４ａに０～０．５Ｖ、不純物領域３４ｂに５Ｖ、ゲート電極３２に５Ｖの電圧が印加される。これにより不純物領域３４ｂの近傍で生成されるホットエレクトロンがサイドウォール絶縁膜３３に注入、蓄積されることで、データが書き込まれる。

一方、メモリトランジスタ２１ｔ１に対する消去時には、たとえば、半導体基板３０が接地電位とされ、不純物領域３４ａがフローティング状態とされ、不純物領域３４ｂに４．５Ｖ、ゲート電極３２に－６Ｖの電圧が印加される。これにより、サイドウォール絶縁膜３３に蓄積されている電子が、不純物領域３４ｂの近傍で生成されるホットホールによって中和されることによって、データが消去される。

以下では、上記のようなホットエレクトロンをサイドウォール絶縁膜３３に注入することを“０”を書き込むとし、消去は、メモリトランジスタ２１ｔ１のデータを“１”にする（言い換えれば、“１”を書き込む）ものとして説明する。

図３に示したメモリセルアレイ２１ｄにおいて、メモリトランジスタ２１ｔ１に“０”を書き込む場合、たとえば、ワード線ＷＬ０に５Ｖの電圧が印加され、ソース線ＳＬ０に５Ｖの電圧が印加され、ビット線ＢＬ０に０～０．５Ｖの電圧が印加される。ビット線／ＢＬ０には５Ｖの電圧が印加される。その他のビット線ＢＬ１～ＢＬｘ，／ＢＬ１～／ＢＬｘ、ソース線ＳＬ１～ＳＬｘ、ワード線ＷＬ１～ＷＬｙは０Ｖに設定される。

このとき、書き込みの対象外のメモリトランジスタ（非選択のメモリトランジスタ）のうち、ワード線ＷＬ０に接続されているメモリトランジスタ（たとえば、メモリトランジスタ２１ｔ３，２１ｔ４）は、ゲートディスターブの影響を受ける。また、非選択のメモリトランジスタのうち、ソース線ＳＬ０（またはビット線ＢＬ０，ビット線／ＢＬ０）に接続されているメモリトランジスタ（たとえば、メモリトランジスタ２１ｔ５，２１ｔ６）は、ドレインディスターブの影響を受ける。

しかしながら、書き込み時間は比較的短い（たとえば、１０μｓｅｃ）ため、書き込み回数が極端に多くならない限り、ディスターブは問題にならない。
一方、図３に示したメモリセルアレイ２１ｄにおいて、メモリトランジスタ２１ｔ１のデータを消去する場合、メモリトランジスタ２１ｔ１の対となるメモリトランジスタ２１ｔ２に、一旦、“０”が書き込まれる。この処理は、必須ではないが、メモリトランジスタ対への書き込み履歴を等価しておくことで、メモリトランジスタ対の特性ばらつきを抑えることができる。その後、たとえば、ワード線ＷＬ０に－６Ｖの電圧が印加され、ソース線ＳＬ０に４．５Ｖの電圧が印加され、ビット線ＢＬ０～ＢＬｘ，／ＢＬ０～／ＢＬｘはフローティング状態とされる。その他のソース線ＳＬ１～ＳＬｘ、ワード線ＷＬ１～ＷＬｙは０Ｖに設定される。これにより、メモリトランジスタ２１ｔ１，２１ｔ２のデータはともに“１”となる。

このとき、書き込み時と同様に、消去の対象外のメモリトランジスタ（非選択のメモリトランジスタ）のうち、ワード線ＷＬ０に接続されているメモリトランジスタは、ゲートディスターブの影響を受ける。また、非選択のメモリトランジスタのうち、ソース線ＳＬ０（またはビット線ＢＬ０，ビット線／ＢＬ０）に接続されているメモリトランジスタは、ドレインディスターブの影響を受ける。

書き込み時間に対して、消去時間は長いため（たとえば、１００ｍｓ）、非選択のメモリトランジスタに対するディスターブの影響は大きい。
図５は、消去時に非選択のメモリトランジスタに生じるドレインディスターブの影響を示す図である。横軸はディスターブタイム（ｓｅｃ）を表し、縦軸は閾値電圧Ｖｔｈ（Ｖ）を表す。

図５では、消去状態（“１”が書き込まれている状態）のメモリトランジスタにおいて、同じソース線に接続される他のメモリトランジスタが複数回消去されたときに受けるドレインディスターブの影響が、閾値電圧Ｖｔｈの変動によって表されている。１回の消去時間は１００ｍｓｅｃである。なお、メモリトランジスタは、図３に示したような、サイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによってデータを記憶するものである。メモリトランジスタとして、ドレインディスターブを受ける前の閾値電圧Ｖｔｈが異なる複数のサンプルが用いられている。

図５に示されているように、ディスターブタイムが１．Ｅ＋００（ｓｅｃ）（消去回数＝１０回に相当）を超えると、閾値電圧Ｖｔｈの変化がより大きくなる。そのため以下では、非選択のメモリトランジスタについてのドレインディスターブによる閾値電圧Ｖｔｈの変化の許容値は、消去回数が１０回のときまでの値とする。

図６は、消去時に非選択のメモリトランジスタに生じるゲートディスターブの影響を示す図である。横軸はディスターブタイム（ｓｅｃ）を表し、縦軸は閾値電圧Ｖｔｈ（Ｖ）を表す。

図６では、“０”が書き込まれている状態のメモリトランジスタにおいて、同じワード線に接続される他のメモリトランジスタが複数回消去されたときに受けるゲートディスターブの影響が、閾値電圧Ｖｔｈの変動によって表されている。１回の消去時間は１００ｍｓｅｃである。なお、メモリトランジスタは、図３に示したような、サイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによってデータを記憶するものである。メモリトランジスタとして、ゲートディスターブを受ける前の閾値電圧Ｖｔｈが異なる複数のサンプルが用いられている。

図６に示されているように、ディスターブタイムが１．Ｅ＋０２（ｓｅｃ）（消去回数＝１０００回に相当）を超えると、閾値電圧Ｖｔｈの変化がより大きくなる。そのため以下では、非選択のメモリトランジスタについてのゲートディスターブによる閾値電圧Ｖｔｈの変化の許容値は、消去回数が１０００回のときまでの値とする。

上記のような消去時のディスターブの影響を抑制するために、第２の実施の形態の不揮発性メモリ２０は、セクタ２１ａ１のメモリセルアレイ２１ｄを、ワード線に直交する方向に分割した複数のサブブロックの各々を書き換えの単位として書き換え処理を行う。そして、不揮発性メモリ２０は、書き換え処理の回数が所定回数に達する場合に、１セクタ分のメモリセルアレイ２１ｄの全体の書き換えを行う。

図７は、１セクタ分のメモリセルアレイを複数のサブブロックに分割した例を示す図である。
図７では、１セクタ分のメモリセルアレイ２１ｄが、ｙ方向（図示しないワード線に直交する方向）に、８つのサブブロック２１ｄ１，２１ｄ２，…，２１ｄ８に分割されている例が示されている。なお、図示しないワード線はｘ方向に伸びている。

たとえば、１セクタ分のメモリセルアレイ２１ｄにおいて、ワード線が２５６本設けられ、ビット線対（たとえば、図３のビット線ＢＬ０，／ＢＬ０）が２５６本設けられている場合、サブブロック２１ｄ１～２１ｄ８の各々は、１ｋバイトのデータを保持する。メモリセルアレイ２１ｄの全体では８ｋバイトのデータが保持される。

制御回路２２は、書き換え処理の回数が所定回数に達するまで、サブブロック２１ｄ１～２１ｄ８の各々を書き換えの単位（上記の例では１ｋバイト単位）とするように、コラムデコーダ２１ｂやロウデコーダ２４を制御する。

サブブロック２１ｄ１～２１ｄ８は、メモリセルアレイ２１ｄをワード線に直交する方向に分割したものであるため、異なるサブブロックは、ビット線を共有していない。そのため、サブブロック単位での消去処理を伴う書き換え処理の際、非選択となるサブブロックのメモリセルではドレインディスターブの影響を受けない。

一方、サブブロック単位での消去処理を伴う書き換え処理の際、非選択となるサブブロックのメモリセルでは、書き換え対象のサブブロックのメモリセルと同じワード線に接続されているため、ゲートディスターブが発生する。書き換え処理の際に連続して非選択となる回数が多くなるサブブロックでは、ゲートディスターブの影響が大きくなる。そして、図６に示したように、消去回数が１０００回を超えると、“０”が書き込まれているメモリセル（メモリトランジスタ）の閾値電圧Ｖｔｈがより低下していく。

第２の実施の形態の不揮発性メモリ２０では、たとえば、書き換え処理の回数（＝消去回数）が１０００回に達するたびに、セクタ単位の書き換えを行う。サブブロック２１ｄ１～２１ｄ８の何れかが書き換え対象となる書き換え処理が９９９回行われたとき、９９９回のうち一度も書き換え対象にならないサブブロックがあった場合でも、そのサブブロックは１０００回目の書き換え処理においては書き換え対象となる。そのため、ゲートディスターブによる閾値電圧Ｖｔｈの変化量が許容値を超えることを抑えられるとともに、低下した閾値電圧Ｖｔｈを元に戻すことができ、記憶データの劣化を抑制できる。

以下、書き換え処理時における不揮発性メモリ２０の動作例を説明する。
なお、以下では、セクタ２１ａ１のメモリセルアレイ２１ｄに含まれるメモリセルの書き換え処理を説明する。他のセクタ２１ａ２～２１ａｍのメモリセルアレイに含まれるメモリセルの書き換え処理も同様に行われる。

図８は、書き換え処理時における不揮発性メモリの動作の一例の流れを示すフローチャートである。
まず、制御回路２２は、カウンタ２２ａの計数値Ｎを０に初期化させる（ステップＳ１０）。計数値Ｎは、メモリセルアレイ２１ｄの複数のメモリセルの何れかを対象にした書き換え処理の回数を示す。ステップＳ１０の処理後、制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信したか否かを判定する（ステップＳ１１）。制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信していない場合には受信待ちを行い（ステップＳ２５）、ステップＳ１１からの処理を繰り返す。

制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信した場合には、メモリセルアレイ２１ｄの全メモリセルに記憶されているデータを読み出して、一旦、図示しない記憶部（レジスタやＳＲＡＭなど）に保持させる。そして、制御回路２２は、書き換えを指示するコマンドとともに供給される新たなデータにより、記憶部に保持されているデータを更新させる（ステップＳ１２）。

その後、制御回路２２は、カウンタ２２ａの計数値Ｎをカウントアップ（＋１）させ（ステップＳ１３）、計数値Ｎが１０００より小さいか否かを判定する（ステップＳ１４）。なお、１０００という値は、図６に示した閾値電圧Ｖｔｈの変化量の許容値を考慮して設定されているが、特にこの値に限定されるものではない。

計数値Ｎが１０００より小さい場合、制御回路２２は、受信アドレス（コラムアドレス）に基づいて、書き換え対象のサブブロックを示す番号を選択する（ステップＳ１５）。以下、書き換え対象のサブブロックを示す番号を、番号Ｎｓｗという。番号Ｎｓｗは、図７に示したようにメモリセルアレイ２１ｄが８つのサブブロック２１ｄ１～２１ｄ８に分割されているため、０，１，２，３，４，５，６，７の何れかの値である。番号Ｎｓｗは、たとえば、図示しないレジスタに保持される。

次に、制御回路２２は、サブブロックを特定するための番号Ｎｓ（０～７の何れかの値）を、０にする（ステップＳ１６）。番号Ｎｓは、カウンタ（カウンタ２２ａとは別のもの）の値であってもよい。

そして、制御回路２２は、Ｎｓ＝Ｎｓｗであるか否かを判定する（ステップＳ１７）。Ｎｓ＝Ｎｓｗである場合、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号Ｎｓｗのサブブロックのデータを消去させる（ステップＳ１８）。その後、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号Ｎｓｗのサブブロックに新規のデータ（前述した記憶部に保持されている更新後のデータのうち、番号Ｎｓｗのサブブロックのデータ）を書き込ませる（ステップＳ１９）。

ステップＳ１７の処理において、Ｎｓ＝Ｎｓｗではないと判定した場合、及び、ステップＳ１９の処理後、制御回路２２は、番号Ｎｓを＋１し（ステップＳ２０）、Ｎｓ＝８であるか否かを判定する（ステップＳ２１）。Ｎｓ＝８である場合、ステップＳ２５の処理が行われ、Ｎｓ＝８ではない場合、ステップＳ１７からの処理が繰り返される。

ステップＳ１４の処理において、制御回路２２は、計数値Ｎが１０００に達したと判定した場合、コラムデコーダ２１ｂとロウデコーダ２４を制御して、全てのサブブロック２１ｄ１～２１ｄ８のデータを消去させる（ステップＳ２２）。その後、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、全てのサブブロック２１ｄ１～２１ｄ８に新規のデータ（前述した記憶部に保持されている更新後のデータ）を書き込ませる（ステップＳ２３）。

ステップＳ２３の処理後、制御回路２２は、計数値Ｎをリセットする（０にする）（ステップＳ２４）。ステップＳ２４の処理後、ステップＳ２５の処理が行われる。そして、制御回路２２は、書き換えを指示するコマンドを受信するたびに、ステップＳ１２からの処理を繰り返す。

なお、ステップＳ１８の処理やステップＳ２２の処理では、たとえば、以下のような消去処理が行われる。
図９は、消去処理の一例の流れを示すフローチャートである。

制御回路２２は、まず、消去対象のサブブロックまたはメモリセルアレイ２１ｄに含まれる、１ビットのメモリセルを選択する（ステップＳ３０）。そして、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、選択した１ビットのメモリセルのメモリトランジスタ対のうち、“０”が書き込まれていないメモリトランジスタに“０”を書き込ませる（ステップＳ３１）。なお、ステップＳ３１の処理は、制御回路２２が、前述のステップＳ１２の処理で読み出されたメモリセルアレイ２１ｄの全メモリセルのデータを参照することで行われる。

その後、制御回路２２は、消去対象のサブブロックまたはメモリセルアレイ２１ｄの全ビットのメモリセルを選択したか否かを判定し（ステップＳ３４）、全ビットのメモリセルを選択していない場合には、ステップＳ３０からの処理を繰り返す。全ビットのメモリセルを選択した場合、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、消去対象のサブブロックまたはメモリセルアレイ２１ｄに含まれる、全ビットのメモリセルのデータを消去させ（ステップＳ３５）、消去処理を終える。

なお、図８、図９に示した処理の順序は一例であり、適宜入れ替えてもよい。
以上のような不揮発性メモリ２０及び書き換え方法によれば、書き換え処理の回数が所定回数（上記の例では１０００回）に達するまでは、サブブロック単位で書き換え処理が行われる。そのため、毎回セクタ単位で書き換えを行うよりもエネルギー効率を高められ、省電力化が可能となる。

たとえば、図７に示したように、１ｋバイトのサブブロック２１ｄ１～２１ｄ８の各々が書き換え単位である場合のエネルギー削減効果は、以下のようになる。１回当たりの書き換え処理において書き換えるデータ量が常に１ｋバイト以下であれば、書き換えにかかるエネルギーは、１０００回のうち９９９回はセクタ単位で書き換え処理を行う場合の１／８である。１０００回のうち、セクタ単位での書き換え処理が行われるのは１回だけであるため、毎回セクタ単位で書き換え処理を行う場合に対して、約１／８のエネルギーで済むことになる。

また、以上のような不揮発性メモリ２０及び書き換え方法によれば、前述のように記憶データの劣化を抑制できる。
（第３の実施の形態）
第３の実施の形態の不揮発性メモリは、図２に示した不揮発性メモリ２０と同様のハードウェア構成にて実現されるが、制御回路２２は、以下に示すようにコラムデコーダ２１ｂとロウデコーダ２４を制御する。

第３の実施の形態の不揮発性メモリにおいて、制御回路２２は、消去処理を伴う書き換え処理の回数が所定回数に達するまで、複数のワード線の各々に接続されたメモリセル群を書き換え単位とするように、コラムデコーダ２１ｂ及びロウデコーダ２４を制御する。また、制御回路２２は、書き換え処理の回数が上記所定回数に達する場合に、メモリセルアレイの全体の書き換えを行うようにコラムデコーダ２１ｂ及びロウデコーダ２４を制御する。また、制御回路２２は、書き換え処理の回数が上記所定回数に達するたびに書き換え処理の回数をリセットする。

複数のワード線の各々に接続されたメモリセル群を書き換え単位とした書き換え処理が行われる場合、非選択のメモリセル群は、書き換え対象のメモリセル群と同じビット線に接続されているため、ドレインディスターブの影響を受ける。

たとえば、図３に示したようなメモリセルアレイ２１ｄでは、ワード線ＷＬ０に接続されたメモリセル群の書き換え処理が行われる場合、非選択のメモリセル群であるワード線ＷＬ１～ＷＬｙに接続されるメモリセル群は、ドレインディスターブの影響を受ける。

書き換え処理の際に連続して非選択となる回数が多くなるメモリセル群では、ドレインディスターブの影響が大きくなる。そして、図５に示したように、消去回数が１０回を超えると、消去状態のメモリセル（メモリトランジスタ）の閾値電圧Ｖｔｈがより上昇し、閾値電圧Ｖｔｈの変化量の許容値を超えてしまう。

第３の実施の形態の不揮発性メモリにおいて制御回路２２は、たとえば、書き換え処理の回数（＝消去回数）が１０回に達するたびに、コラムデコーダ２１ｂ及びロウデコーダ２４に、セクタ単位の書き換えを行わせる。メモリセルアレイ２１ｄの複数のワード線の各々に接続されたメモリセル群を書き換え単位とした書き換え処理が９回行われたとき、９回のうち一度も書き換え対象にならないメモリセル群があった場合でも、そのメモリセル群は１０回目の書き換え処理においては書き換え対象となる。そのため、ドレインディスターブによる閾値電圧の変化量が許容値を超えることを抑えられるとともに、上昇した閾値電圧を元に戻すことができ、記憶データの劣化を抑制できる。

なお、複数のワード線の各々に接続されたメモリセル群を書き換えの単位とした場合、異なるメモリセル群は、ワード線を共有していない。そのため、複数のワード線の各々に接続されたメモリセル群を書き換えの単位として、消去処理を伴う書き換え処理が行われる際、非選択となるメモリセル群ではゲートディスターブの影響を受けない。

以下、書き換え処理時における第３の実施の形態の不揮発性メモリの動作例を説明する。
なお、以下では、セクタ２１ａ１のメモリセルアレイ２１ｄに含まれるメモリセルの書き換え処理を説明する。他のセクタ２１ａ２～２１ａｍのメモリセルアレイに含まれるメモリセルの書き換え処理も同様に行われる。

図１０は、書き換え処理時における第３の実施の形態の不揮発性メモリの動作の一例の流れを示すフローチャートである。
まず、制御回路２２は、カウンタ２２ａの計数値Ｍを０に初期化させる（ステップＳ４０）。計数値Ｍは、メモリセルアレイ２１ｄの複数のメモリセルの何れかを対象にした書き換え処理（第３の実施の形態の不揮発性メモリでは、複数のワード線の何れかに接続されたメモリセル群に対する書き換え処理）の回数を示す。

ステップＳ４０の処理後、制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信したか否かを判定する（ステップＳ４１）。制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信していない場合には受信待ちを行い（ステップＳ５５）、ステップＳ４１からの処理を繰り返す。

制御回路２２は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信した場合には、メモリセルアレイ２１ｄの全メモリセルに記憶されているデータを読み出して、一旦、図示しない記憶部に保持させる。そして、制御回路２２は、書き換えを指示するコマンドとともに供給される新たなデータにより、記憶部に保持されているデータを更新させる（ステップＳ４２）。

その後、制御回路２２は、カウンタ２２ａの計数値Ｍをカウントアップ（＋１）させ（ステップＳ４３）、計数値Ｍが１０より小さいか否かを判定する（ステップＳ４４）。なお、１０という値は、図５に示した閾値電圧Ｖｔｈの変化量の許容値を考慮して設定されているが、特にこの値に限定されるものではない。

計数値Ｍが１０より小さい場合、制御回路２２は、受信アドレスに基づいて、書き換え対象のメモリセル群が接続されたワード線を示す番号を選択する（ステップＳ４５）。以下、書き換え対象のメモリセル群が接続されたワード線を示す番号を、番号Ｍｓｗという。また、以下の例では、図３に示したようなメモリセルアレイ２１ｄのワード線ＷＬ０～ＷＬｙの本数が２５６であり、番号Ｍｓｗは０～２５５の何れかの値であるものとする。番号Ｍｓｗは、たとえば、図示しないレジスタに保持される。

次に、制御回路２２は、ワード線を特定するための番号Ｍｓ（０～２５５の何れかの値）を、０にする（ステップＳ４６）。番号Ｍｓは、カウンタ（カウンタ２２ａとは別のもの）の値であってもよい。

そして、制御回路２２は、Ｍｓ＝Ｍｓｗであるか否かを判定する（ステップＳ４７）。Ｍｓ＝Ｍｓｗである場合、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号Ｍｓｗのワード線に接続されたメモリセル群のデータを消去させる（ステップＳ４８）。その後、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号Ｍｓｗのワード線に接続されたメモリセル群に新規のデータを書き込ませる（ステップＳ４９）。書き込まれる新規のデータは、前述した記憶部に保持されている更新後のデータのうち、番号Ｍｓｗのワード線に接続されたメモリセル群のデータである。

ステップＳ４７の処理において、Ｍｓ＝Ｍｓｗではないと判定した場合、及び、ステップＳ４９の処理後、制御回路２２は、番号Ｍｓを＋１し（ステップＳ５０）、Ｍｓ＝２５６であるか否かを判定する（ステップＳ５１）。Ｍｓ＝２５６である場合、ステップＳ５５の処理が行われ、Ｍｓ＝２５６ではない場合、ステップＳ４７からの処理が繰り返される。

ステップＳ４４の処理において、制御回路２２は、計数値Ｍが１０に達したと判定した場合、コラムデコーダ２１ｂとロウデコーダ２４を制御して、全ワード線に接続されたメモリセル群のデータを消去させる（ステップＳ５２）。その後、制御回路２２は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、全ワード線に接続されたメモリセル群に新規のデータ（前述した記憶部に保持されている更新後のデータ）を書き込ませる（ステップＳ５３）。

ステップＳ５３の処理後、制御回路２２は、計数値Ｍをリセットする（０にする）（ステップＳ５４）。ステップＳ５４の処理後、ステップＳ５５の処理が行われる。そして、制御回路２２は、書き換えを指示するコマンドを受信するたびに、ステップＳ４２からの処理を繰り返す。

なお、図１０に示した処理の順序は一例であり、適宜入れ替えてもよい。また、消去処理は、図９に示した処理と同じである。
以上のような第３の実施の形態の不揮発性メモリ及び書き換え方法によれば、書き換え処理の回数が所定回数（上記の例では１０回）に達するまでは、複数のワード線の各々に接続されたメモリセル群を書き換え単位とした書き換え処理が行われる。そのため、毎回セクタ単位で書き換えを行うよりもエネルギー効率を高められ、省電力化が可能となる。

たとえば、図３に示したようなメモリセルアレイ２１ｄのワード線ＷＬ０～ＷＬｙの本数が２５６である場合、書き換えに伴う消去処理にかかるエネルギーは、１０回のうち９回はセクタ単位で消去処理を行う場合の１／２５６である。

また、以上のような第３の実施の形態の不揮発性メモリ及び書き換え方法によれば、前述のように記憶データの劣化を抑制できる。
（第４の実施の形態）
図１１は、第４の実施の形態の不揮発性メモリの一例を示す図である。図１１において、図２に示した要素と同じ要素については同一符号が付されている。

第４の実施の形態の不揮発性メモリ４０は、図２に示した不揮発性メモリ２０とほぼ同様のハードウェア構成で実現できるが、制御回路４１は、カウンタ部４１ａを有する。
カウンタ部４１ａは、同一ビット線に接続された複数のメモリセルの何れかについての書き換え処理の回数をカウントするためのカウンタを、複数のビット線の各々について有している。また、カウンタ部４１ａは、同一ワード線に接続されたメモリセルの何れかについての書き換え処理の回数をカウントするためのカウンタを、複数のワード線の各々について有していてもよい。

制御回路４１は、同一ビット線に接続された複数のメモリセルの何れかについての書き換え処理の回数が所定回数に達するまで、その複数のメモリセルの各々を書き換え単位とするようにコラムデコーダ２１ｂ及びロウデコーダ２４を制御する。これにより、メモリセル単位（１ビット単位）での書き換え処理が行われる。以下、同一ビット線に接続された複数のメモリセルの何れかについての書き換え処理の回数を、Ｍ（ｊ）とする。ｊは複数のビット線の何れか（図３に示したようなメモリセルアレイ２１ｄでは複数のビット線対の何れか）を示す番号である。Ｍ（ｊ）はカウンタ部４１ａに含まれる複数のカウンタにより計数される。なお、上記所定回数は、図５に示したドレインディスターブによる閾値電圧Ｖｔｈの変化量の許容値を考慮して、たとえば、１０回に設定される。

また、制御回路４１は、Ｍ（ｊ）が所定回数に達する場合に、番号ｊで示されるビット線に接続される複数のメモリセルの全てを書き換え単位として書き換えを行うようにコラムデコーダ２１ｂ及びロウデコーダ２４を制御する。これにより、ビット線単位（図３に示したようなメモリセルアレイ２１ｄではビット線対単位）での書き換え処理が行われる。

なお、制御回路４１は、カウンタ部４１ａに含まれる複数のカウンタに、同一ワード線に接続されたメモリセルの何れかについての書き換え処理の回数をカウントさせてもよい。以下、その書き換え処理の回数を、Ｎ（ｉ）とする。ｉは、ワード線を示す番号である。Ｎ（ｉ）はカウンタ部４１ａに含まれる複数のカウンタにより計数される。

そして、制御回路４１は、Ｎ（ｉ）が所定回数に達する場合に、メモリセルアレイ２１ｄの全体を書き換え単位として書き換えを行うようにコラムデコーダ２１ｂ及びロウデコーダ２４を制御する。これによりセクタ単位での書き換え処理が行われる。なお、上記所定回数は、図６に示したゲートディスターブによる閾値電圧Ｖｔｈの変化量の許容値を考慮して、たとえば、１０００回に設定される。

メモリセル単位を書き換え単位とした書き換え処理が行われる場合、書き換え対象のメモリセルと同じビット線またはワード線に接続されている非選択のメモリセルは、ドレインディスターブまたはゲートディスターブの影響を受ける。

不揮発性メモリ４０において制御回路４１は、たとえば、Ｍ（ｊ）が１０回に達するたびに、コラムデコーダ２１ｂ及びロウデコーダ２４に、番号ｊのビット線に接続される複数のメモリセルの全てを書き換え単位として書き換えを行わせる。その場合、あるビット線に接続される複数のメモリセルの何れかの書き換え処理が９回行われたとき、そのビット線に接続され、一度も書き換え対象にならないメモリセルがあった場合でも、そのメモリセルは１０回目の書き換え処理においては書き換え対象となる。これにより、ドレインディスターブによる閾値電圧のシフトに起因した記憶データの劣化を抑制できる。

また、不揮発性メモリ４０において制御回路４１は、たとえば、Ｎ（ｉ）が１０００回に達するたびに、コラムデコーダ２１ｂ及びロウデコーダ２４に、セクタ単位での書き換えを行わせる。その場合、あるワード線に接続される複数のメモリセルの何れかの書き換え処理が９９９回行われたとき、そのワード線に接続され一度も書き換え対象にならないメモリセルがあった場合でも、そのメモリセルは１０００回目の書き換え処理では書き換え対象となる。これにより、ゲートディスターブによる閾値電圧のシフトに起因した記憶データの劣化を抑制できる。

以下、書き換え処理時における第４の実施の形態の不揮発性メモリの動作例を説明する。
なお、以下では、セクタ２１ａ１のメモリセルアレイ２１ｄに含まれるメモリセルの書き換え処理を説明する。メモリセルアレイ２１ｄは、２５６本のワード線、２５６本のビット線（またはビット線対）を有するものとする。また、他のセクタ２１ａ２～２１ａｍのメモリセルアレイに含まれるメモリセルの書き換え処理も同様に行われる。

図１２は、書き換え処理時における第４の実施の形態の不揮発性メモリの動作の一例の流れを示すフローチャートである。
まず、制御回路４１は、Ｎ（ｉ）（ｉ＝０～２５５）、Ｍ（ｊ）（ｊ＝０～２５５）の各々を１に初期化する（ステップＳ６０）。ステップＳ６０の処理後、制御回路４１は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信したか否かを判定する（ステップＳ６１）。制御回路４１は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信していない場合には受信待ちを行い（ステップＳ７７）、ステップＳ６１からの処理を繰り返す。

制御回路４１は、メモリセルアレイ２１ｄのメモリセルに対する書き換えを指示するコマンドを受信した場合には、メモリセルアレイ２１ｄの全メモリセルに記憶されているデータを読み出して、一旦、図示しない記憶部に保持させる。そして、制御回路４１は、書き換えを指示するコマンドとともに供給される新たなデータにより、記憶部に保持されているデータを更新させる（ステップＳ６２）。

その後、制御回路４１は、受信アドレスに基づいて、書き換え対象のメモリセルが接続されたワード線の番号とビット線の番号を選択する（ステップＳ６３）。以下、書き換え対象のメモリセルが接続されたワード線を示す番号をｉａ、書き換え対象のメモリセルが接続されたビット線を示す番号をｊａという。番号ｉａ，ｊａは、各々、０～２５５の何れかの値である。番号ｉａ，ｊａは、たとえば、図示しないレジスタに保持される。

次に、制御回路４１は、ビット線を特定するための番号ｊ（０～２５５の何れかの値）を、０にする（ステップＳ６４）。番号ｊはカウンタ部４１ａに含まれるカウンタの値であってもよい。

そして、制御回路４１は、ｊ＝ｊａであるか否かを判定する（ステップＳ６５）。ｊ＝ｊａである場合、制御回路４１は、ｉ＝０～２５５の全てのＮ（ｉ）が１０００よりも小さいか否かを判定する（ステップＳ６６）。全てのＮ（ｉ）が１０００よりも小さい場合、制御回路４１は、Ｍ（ｊ）が１０よりも小さいか否かを判定する（ステップＳ６７）。

なお、上記の１０や１０００という値は、図５や図６に示した閾値電圧Ｖｔｈの変化量の許容値を考慮して設定されているが、特にこれらの値に限定されるものではない。
Ｍ（ｊ）が１０よりも小さい場合、制御回路４１は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号ｊのビット線に接続された複数のメモリセルのうち、番号ｉａのワード線に接続されたメモリセルのデータを消去させる（ステップＳ６８）。Ｍ（ｊ）が１０に達した場合、制御回路４１は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、番号ｊのビット線に接続された全てのメモリセルのデータを消去させる（ステップＳ６９）。

ステップＳ６８またはステップＳ６９の処理後、制御回路４１は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、データが消去されたメモリセルに新規のデータ（前述した記憶部に保持されている更新後のデータ）を書き込ませる（ステップＳ７０）。その後、制御回路４１は、Ｎ（ｉ）をカウントアップ（＋１）させるとともに、Ｍ（ｊ）をカウントアップさせる（ステップＳ７１）。なお、ステップＳ６８の処理が行われた場合には、番号ｉａのワード線についてのＮ（ｉａ）がカウントアップされ、ステップＳ６９の処理が行われた場合には、ｉ＝０～２５５の全てのワード線についてのＮ（ｉ）がカウントアップされる。

ステップＳ６５の処理で、ｊ＝ｊａでないと判定した場合、またはステップＳ７１の処理後、制御回路４１は、番号ｊを＋１し（ステップＳ７２）、ｊ＝２５６であるか否かを判定する（ステップＳ７３）。ｊ＝２５６ではない場合、ステップＳ６５からの処理が繰り返され、ｊ＝２５６である場合、ステップＳ７７の処理が行われる。

ステップＳ６６の処理において、制御回路４１は、何れかのＮ（ｉ）が１０００に達したと判定した場合、コラムデコーダ２１ｂとロウデコーダ２４を制御して、セクタ単位でデータを消去させる（ステップＳ７４）。その後、制御回路４１は、コラムデコーダ２１ｂとロウデコーダ２４を制御して、セクタ２１ａ１のメモリセルアレイ２１ｄの全メモリセルに新規のデータ（前述した記憶部に保持されている更新後のデータ）を書き込ませる（ステップＳ７５）。

ステップＳ７５の処理後、制御回路４１は、ｉ＝０～２５５の全てのＮ（ｉ）と、ｊ＝０～２５５の全てのＭ（ｊ）を１にリセットする（ステップＳ７６）。ステップＳ７６の処理後、ステップＳ７７の処理が行われる。そして、制御回路２２は、書き換えを指示するコマンドを受信するたびに、ステップＳ６２からの処理を繰り返す。

なお、図１２に示した処理の順序は一例であり、適宜入れ替えてもよい。また、消去処理は、図９に示した処理と同じである。
以上のような第４の実施の形態の不揮発性メモリ及び書き換え方法によれば、Ｍ（ｊ）が所定回数（上記の例では１０回）に達するまでは、メモリセル単位（１ビット単位）で書き換え処理が行われる。そのため、毎回セクタ単位で書き換えを行うよりもエネルギー効率を大幅に高められ、省電力化が可能となる。

また、以上のような第４の実施の形態の不揮発性メモリ及び書き換え方法によれば、前述のように記憶データの劣化を抑制できる。
ところで、上記の第４の実施の形態の不揮発性メモリ４０の例では、同一ビット線に接続された複数のメモリセルは、書き換え回数が所定回数（たとえば、１０回）までは、１つずつ（１ビット単位で）消去が行われる。このような処理を実現する場合、ロウデコーダ２４として、複数のワード線の各々に、選択的に負の高電圧（たとえば、図４に示したように－６Ｖ）を供給する回路構成が適用される。ただ、負の高電圧を供給する回路構成は複雑になりがちであるため、ロウデコーダ２４を、複数のワード線に一括して同じ負の高電圧を供給するような回路構成とすることで、回路レイアウトを容易化できる。

図１３は、複数のワード線にまとめて負の高電圧を供給する例を示す図である。
図１３では、８本のワード線（たとえば、ワード線ＷＬ０～ＷＬ７，ＷＬ８～ＷＬ１５）からなるワード線群５０，５１のそれぞれに、ロウデコーダ２４の同一電圧供給部２４ａ，２４ｂにより、まとめて負の高電圧が供給される例が示されている。

第４の実施の形態の不揮発性メモリ４０において、消去時にワード線群５０，５１ごとに、まとめて負の高電圧が供給される場合、１ビット単位での消去ではなく、８ビット単位での消去が行われる。このため、最小消去単位は大きくなるが、メモリセルアレイ２１ｄにおいて更新される領域が極めて小さい場合を除けば、書き換え時のエネルギー効率に対する影響は少ない。

なお、説明を省略したが、前述の第２の実施の形態の不揮発性メモリ２０において、コラムデコーダ２１ｂは、サブブロック２１ｄ１～２１ｄ８の各々に含まれる複数のビット線に一括して同一の電圧を供給する機能を有する。

図１４は、コラムデコーダが、サブブロックごとに同一の電圧を供給する様子を示す図である。
コラムデコーダ２１ｂは、サブブロック２１ｄ１～２１ｄ８の数に対応して、８つの同一電圧供給部２１ｂ１，２１ｂ２，…，２１ｂ８を有する。同一電圧供給部２１ｂ１～２１ｂ８の各々は、消去処理時に、対応するサブブロックに含まれる複数のビット線に対して一括して同一の電圧を供給する。

コラムデコーダ２１ｂは、消去時に、ビット線１本ごとに電圧を供給するのではなく、サブブロックに含まれる複数のビット線に対して一括して同一の電圧を供給するので、回路レイアウトを容易化できる。

ところで、フローティングゲート型のメモリセルを含むメモリセルアレイを有する不揮発性メモリにおいても、後述するように書き換え単位をセクタよりも小さくした場合には、ゲートディスターブの影響によるデータ劣化の可能性がある。そのため、たとえば、第２の実施の形態の不揮発性メモリ２０と同様の手法を用いて、データ劣化を抑制することが望ましい。

図１５は、フローティングゲート型のメモリセルを有するメモリセルアレイの一例を示す図である。メモリセルアレイ６０は、フローティングゲートに電荷（ホットキャリア）を蓄積することによってデータを記憶するメモリトランジスタ（たとえば、メモリトランジスタ６１ｔ１，６１ｔ２，６１ｔ３，６１ｔ４）を、複数有する。

なお、図１５のメモリセルアレイ６０では、１つのメモリトランジスタが１ビットのデータを記憶するメモリセルとして機能する。
複数のメモリトランジスタの各々のドレインには、ビット線ＢＬ０，ＢＬ１，…，ＢＬｙの何れかが接続される。たとえば、メモリトランジスタ６１ｔ１，６１ｔ２，６１ｔ３のドレインにはビット線ＢＬ０が接続され、メモリトランジスタ６１ｔ４のドレインにはビット線ＢＬｙが接続される。複数のメモリトランジスタの各々のソースには、ソース線ＳＬ０～ＳＬｘの何れかが接続される。たとえば、メモリトランジスタ６１ｔ１，６１ｔ２，６１ｔ４のソースにはソース線ＳＬ０が接続され、メモリトランジスタ６１ｔ３のソースにはソース線ＳＬｘが接続される。また、複数のメモリトランジスタの各々のゲートには、ワード線ＷＬ０，ＷＬ１，…，ＷＬｘの何れかが接続される。たとえば、メモリトランジスタ６１ｔ１，６１ｔ４のゲートにはワード線ＷＬ０が接続され、メモリトランジスタ６１ｔ２のゲートにはワード線ＷＬ１が接続され、メモリトランジスタ６１ｔ３のゲートにはワード線ＷＬｘが接続される。

図１６は、フローティングゲート型のメモリトランジスタの一例の断面構造と、メモリトランジスタに対する書き込み及び消去の例を示す図である。
メモリトランジスタ６１ｔ１は、ｐ型の半導体基板７０の上方に設けられたトンネル酸化膜７１、トンネル酸化膜７１の上方に順に積層されたフローティングゲート７２、絶縁膜７３、コントロールゲート７４を有する。また、メモリトランジスタ６１ｔ１は、トンネル酸化膜７１とフローティングゲート７２と絶縁膜７３とコントロールゲート７４とによる積層構造の側壁に設けられたサイドウォール絶縁膜７５を有する。サイドウォール絶縁膜７５は、たとえば、絶縁膜である酸化膜７５ａと窒化膜７５ｂが積層された構造を含む。メモリトランジスタ６１ｔ１は、さらに、半導体基板７０内にそれぞれ設けられ、ソース領域またはドレイン領域として機能する不純物領域７６ａ及び不純物領域７６ｂを有する。メモリトランジスタ６１ｔ１は、サイドウォール絶縁膜７５の下方の半導体基板７０内で、不純物領域７６ａ及び不純物領域７６ｂの内側に、ＬＤＤ領域７７ａ及びＬＤＤ領域７７ｂを有してもよい。

このようなメモリトランジスタ６１ｔ１に対する書き込み時には、たとえば、半導体基板７０と不純物領域７６ａが接地電位（たとえば、０Ｖ）とされ、不純物領域７６ｂに５Ｖ、コントロールゲート７４に９Ｖの電圧が印加される。これによりＬＤＤ領域７７ｂの近傍で生成されるホットエレクトロンがトンネル酸化膜７１を介してフローティングゲート７２に注入、蓄積されることで、データが書き込まれる。

一方、メモリトランジスタ６１ｔ１に対する消去時には、たとえば、半導体基板７０に９Ｖの電圧が印加され、不純物領域７６ａ，７６ｂがフローティング状態とされ、コントロールゲート７４に－９Ｖの電圧が印加される。これにより、フローティングゲート７２に蓄積されている電子が、トンネル酸化膜７１を介して半導体基板７０に流れ出すことによって、データが消去される。

フローティングゲート型のフラッシュメモリは、セクタ単位で一括消去を行うことが一般的であるが、特定のワード線に接続されるメモリセルを選択的に消去することもできる。

たとえば、図１５に示したメモリセルアレイ６０において、ワード線ＷＬ０に接続された複数のメモリトランジスタ（たとえば、メモリトランジスタ６１ｔ１，６１ｔ４）のデータを消去する場合、ワード線ＷＬ０に－９Ｖの電圧が印加される。他のワード線ＷＬ１～ＷＬｘは接地電位とされ、ビット線ＢＬ０～ＢＬｙ、ソース線ＳＬ０～ＳＬｘはフローティング状態とされる。また、半導体基板７０には、９Ｖの電圧が印加される。

このとき、ワード線ＷＬ１～ＷＬｘに接続されているメモリトランジスタ（消去の対象外のメモリトランジスタ）は、ゲートディスターブの影響を受ける。半導体基板７０に９Ｖの電圧が印加され、ワード線ＷＬ１～ＷＬｘは接地電位となっているためである。

図１７は、消去時に非選択のメモリトランジスタに生じるゲートディスターブの影響を示す図である。横軸は消去時間（ｓｅｃ）を表し、縦軸は閾値電圧Ｖｔｈ（Ｖ）を表す。
図１７において実線は、消去時に選択されるメモリトランジスタにおける、消去時間と閾値電圧Ｖｔｈとの関係の測定結果を示している。図１７において点線は、その測定結果を得たメモリトランジスタのデバイス構造をモデル化したものに対して、消去時に非選択となるメモリトランジスタに印加される電圧条件を適用したときの、消去時間と閾値電圧Ｖｔｈとの関係を計算した結果を示す。なお、１回の消去時間は１００ｍｓｅｃである。

図１７に示されているように、消去時間が１．Ｅ＋０２（ｓｅｃ）（消去回数＝１０００回に相当）程度になると、ゲートディスターブによる閾値電圧Ｖｔｈの低下は顕著になる。

したがって、メモリセルアレイ６０において書き換え単位を小さくした場合に、サイドウォールトラップ型のメモリセルを用いた不揮発性メモリと同様に、記憶データの劣化が生じる可能性がある。そこで、フローティングゲート型のメモリセルを用いた不揮発性メモリは、消去処理を伴う書き換え処理の回数が所定回数（たとえば、１０００回）に達するまでは、メモリセルアレイ６０をビット線に直交する方向に分割したサブブロック単位で書き換え処理を行う。

図１８は、サブブロックへの分割例を示す図である。図１８には、メモリセルアレイ６０をビット線ＢＬ０～ＢＬｙに直交する方向に分割した複数のサブブロック６２ｓ１～６２ｓｎの例が示されている。

書き換え処理の回数が所定回数に達した場合、フローティングゲート型のメモリセルを用いた不揮発性メモリは、メモリセルアレイ６０の全体の一括消去を行う。これにより、ゲートディスターブに起因した記憶データの劣化を抑制できる。

（第５の実施の形態）
ところで、前述のように、ディスターブが生じるのは、書き換え対象となるメモリセル（選択メモリセル）とワード線またはビット線を共有し、書き換え対象外となるメモリセル（非選択メモリセル）である。そのため、書き換え処理の回数自体が所定回数に達した場合でも、メモリセルアレイに含まれるどのメモリセルにおいても、連続して書き換え処理の対象外となる回数がその所定回数に達しておらず、ディスターブの影響が小さい可能性がある。

以下に示す第５の実施の形態の不揮発性メモリは、書き換え処理の回数自体が所定回数に達した場合に書き換え単位を大きくする代わりに、あるメモリセルが連続して書き換え処理の対象外となる回数が所定回数に達した場合に書き換え単位を大きくする。

図１９は、第５の実施の形態の不揮発性メモリの一例を示す図である。図１９において、図２に示した要素と同じ要素については同一符号が付されている。
第５の実施の形態の不揮発性メモリ８０において、制御回路８１は、たとえば、図７に示したサブブロック２１ｄ１～２１ｄ８の各々が、書き換え対象外となる回数をカウントするカウンタ８１ａ１，８１ａ２，…，８１ａ８を有する。たとえば、カウンタ８１ａ１は、サブブロック２１ｄ１が書き換え対象外となる回数をカウントし、カウンタ８１ａ８は、サブブロック２１ｄ８が書き換え対象外となる回数をカウントする。

制御回路８１は、サブブロック２１ｄ１～２１ｄ８の何れかの書き換えが行われた場合には、書き換え対象となったサブブロックに対応するカウンタの計数値をリセットする。そして、制御回路８１は、カウンタ８１ａ１～８１ａ８の何れかの計数値が、たとえば、１０００回に達した場合に、書き換え単位をサブブロック単位から、セクタ単位にするように、コラムデコーダ２１ｂとロウデコーダ２４を制御する。なお、１０００回という値は、図６に示した閾値電圧Ｖｔｈの変化量の許容値を考慮して設定されているが、特にこの値に限定されるものではない。

以下、上記の不揮発性メモリ８０の処理の例を、フローチャートを用いて説明する。
図２０は、第５の実施の形態の不揮発性メモリの書き換え方法の一例の流れを示すフローチャートである。

まず、制御回路８１は、カウンタ８１ａ１～８１ａ８の計数値Ｎｎ（ｉ）（ｉ＝１～８）を０に初期化させる（ステップＳ８０）。計数値Ｎｎ（ｉ）は、サブブロック２１ｄ１～２１ｄ８の各々が、書き換え対象外となる回数を示す。ステップＳ８１，Ｓ８２の処理は、図８に示したステップＳ１１，Ｓ１２の処理と同じである。ステップＳ８２の処理後、制御回路８１は、受信アドレスに基づいて、書き換え対象以外のサブブロックを検出して、書き換え対象以外のサブブロックに対応したカウンタの計数値をカウントアップ（＋１）させる（ステップＳ８３）。そして、制御回路８１は、１０００に達した計数値Ｎｎ（ｉ）があるか否かを判定する（ステップＳ８４）。

１０００に達した計数値Ｎｎ（ｉ）がない場合、ステップＳ８５の処理が行われる。ステップＳ８５～Ｓ９１の処理は、図８に示したステップＳ１５～Ｓ２１の処理と同じである。１０００に達した計数値Ｎｎ（ｉ）がある場合、ステップＳ９２の処理が行われる。ステップＳ９２，Ｓ９３の処理は、図８に示したステップＳ２２，Ｓ２３の処理と同じである。ステップＳ９３の処理後、制御回路８１は、計数値Ｎｎ（ｉ）（ｉ＝１～８）をリセットする（０にする）（ステップＳ９４）。ステップＳ９４の処理後、ステップＳ９５の処理（受信待ち）が行われる。そして、制御回路８１は、書き換えを指示するコマンドを受信するたびに、ステップＳ８２からの処理を繰り返す。

以上のような処理によれば、あるサブブロックが連続して書き換え処理の対象外となる回数が１０００回に達した場合に、書き換え単位がセクタ単位（全サブブロック）となる。これにより、どのメモリセルもディスターブの影響が小さい（閾値電圧Ｖｔｈの低下が小さい）にもかかわらず、書き換え単位を広げてしまうことが抑制され、エネルギー効率をさらに向上できる。

以上、実施の形態に基づき、本発明の不揮発性メモリ及びその書き換え方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。

（付記１）複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、
前記複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数が所定回数に達するまで、前記対象としたメモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記書き換え処理の回数が前記所定回数に達する場合に、前記対象としたメモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする制御回路と、
を有する不揮発性半導体記憶装置。

（付記２）前記第１の範囲は、前記メモリセルアレイを前記複数のワード線に直交する方向に分割した複数の領域の各々に含まれる第１のメモリセル群であり、前記第２の範囲は、前記メモリセルアレイの全体である、
付記１に記載の不揮発性半導体記憶装置。

（付記３）前記複数のメモリセルの各々は、サイドウォールトラップ型のメモリトランジスタを有する、付記２に記載の不揮発性半導体記憶装置。
（付記４）前記第１の範囲は、前記メモリセルアレイを前記複数のビット線に直交する方向に分割した複数の領域の各々に含まれる第１のメモリセル群であり、前記第２の範囲は、前記メモリセルアレイの全体である、
付記１に記載の不揮発性半導体記憶装置。

（付記５）前記複数のメモリセルの各々は、フローティングゲート型のメモリトランジスタを有する、付記４に記載の不揮発性半導体記憶装置。
（付記６）前記所定回数は、１０００回である付記２乃至５の何れか１つに記載の不揮発性半導体記憶装置。

（付記７）前記コラムデコーダは、前記複数の領域の各々に含まれるメモリセルのデータを消去する際に、前記複数の領域の各々に含まれる複数の第１のビット線に一括して同一の電圧を供給する、付記２または３に記載の不揮発性半導体記憶装置。

（付記８）前記第１の範囲は、前記メモリセルアレイにおいて同一ビット線に接続された複数の第１のメモリセルのうちの各々または前記複数の第１のメモリセルよりも少ない複数の第２のメモリセルであり、前記第２の範囲は、前記複数の第１のメモリセルの全てである、
付記１に記載の不揮発性半導体記憶装置。

（付記９）前記制御回路は、前記メモリセルアレイにおいて同一ワード線に接続された複数の第３のメモリセルの何れかについての消去処理を伴う書き換え処理の回数が第１の回数に達する場合に、前記メモリセルアレイの全体の書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御する、
付記８に記載の不揮発性半導体記憶装置。

（付記１０）前記所定回数は１０回であり、前記第１の回数は１０００回である、付記９に記載の不揮発性半導体記憶装置。
（付記１１）前記ロウデコーダは、前記メモリセルアレイにおける所定数のワード線ごとに一括して同一の電圧を供給して、前記複数の第２のメモリセルのデータを一括して消去する、付記８乃至１０の何れか１つに記載の不揮発性半導体記憶装置。

（付記１２）前記第１の範囲は、前記複数のメモリセルのうち、前記複数のワード線の各々に接続された第２のメモリセル群であり、前記第２の範囲は、前記メモリセルアレイの全体である、
付記１に記載の不揮発性半導体記憶装置。

（付記１３）前記所定回数は１０回である、付記１２に記載の不揮発性半導体記憶装置。
（付記１４）複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、
前記複数のメモリセルの何れかである選択メモリセルに対する消去処理を伴う書き換え処理時に、前記メモリセルアレイにおいて前記選択メモリセルとワード線またはビット線を共有する非選択メモリセルが、連続して前記書き換え処理の対象外となる回数が所定回数に達するまで、前記選択メモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記書き換え処理の回数が前記所定回数に達する場合に、前記選択メモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする制御回路と、
を有する不揮発性半導体記憶装置。

（付記１５）制御回路は、メモリセルアレイにおける複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数が所定回数に達するまで、前記対象としたメモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位として、書き換えを行うように、前記複数のメモリセルの何れかを選択するコラムデコーダ及びロウデコーダを制御し、
前記制御回路は、前記書き換え処理の回数が前記所定回数に達する場合に、前記対象としたメモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、
前記制御回路は、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする、
不揮発性半導体記憶装置の書き換え方法。

（付記１６）制御回路は、メモリセルアレイにおける複数のメモリセルの何れかである選択メモリセルに対する消去処理を伴う書き換え処理時に、前記メモリセルアレイにおいて前記選択メモリセルとワード線またはビット線を共有する非選択メモリセルが、連続して前記書き換え処理の対象外となる回数が所定回数に達するまで、前記選択メモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位として、書き換えを行うように、前記複数のメモリセルの何れかを選択するコラムデコーダ及びロウデコーダを制御し、
前記制御回路は、前記書き換え処理の回数が前記所定回数に達する場合に、前記選択メモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、
前記制御回路は、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする、
不揮発性半導体記憶装置の書き換え方法。

１０ 不揮発性メモリ
１１ａ メモリセルアレイ
１１ａ１～１１ａｎ サブブロック
１１ｂ コラムデコーダ
１１ｃ ロウデコーダ
１２ 制御回路
１２ａ カウンタ

Claims (11)

1. 複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、
   前記複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数が所定回数に達するまで、前記対象としたメモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記書き換え処理の回数が前記所定回数に達する場合に、前記対象としたメモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットする制御回路と、を有し、
   前記所定回数は、ゲートディスターブとドレインディスターブのうち、前記メモリセルアレイにおいて前記対象としたメモリセルとワード線またはビット線を共有し、前記書き換え処理の対象とならない非選択メモリセルの閾値電圧に影響を与えるディスターブによる前記閾値電圧の変動量の許容値に基づいて設定されている、
   不揮発性半導体記憶装置。
2. 前記第１の範囲は、前記メモリセルアレイを前記複数のワード線に直交する方向に分割した複数の領域の各々に含まれる第１のメモリセル群であり、前記第２の範囲は、前記メモリセルアレイの全体である、
   請求項１に記載の不揮発性半導体記憶装置。
3. 前記コラムデコーダは、前記複数の領域の各々に含まれるメモリセルのデータを消去する際に、前記複数の領域の各々に含まれる複数の第１のビット線に一括して同一の電圧を供給する、請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１の範囲は、前記メモリセルアレイにおいて同一ビット線に接続された複数の第１のメモリセルのうちの各々または前記複数の第１のメモリセルよりも少ない複数の第２のメモリセルであり、前記第２の範囲は、前記複数の第１のメモリセルの全てである、
   請求項１に記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記メモリセルアレイにおいて同一ワード線に接続された複数の第３のメモリセルの何れかについての消去処理を伴う書き換え処理の回数が第１の回数に達する場合に、前記メモリセルアレイの全体の書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御する、
   請求項４に記載の不揮発性半導体記憶装置。
6. 前記ロウデコーダは、前記メモリセルアレイにおける所定数のワード線ごとに一括して同一の電圧を供給して、前記複数の第２のメモリセルのデータを一括して消去する、請求項４または５に記載の不揮発性半導体記憶装置。
7. 前記第１の範囲は、前記複数のメモリセルのうち、前記複数のワード線の各々に接続された第２のメモリセル群であり、前記第２の範囲は、前記メモリセルアレイの全体である、
   請求項１に記載の不揮発性半導体記憶装置。
8. 複数のワード線と複数のビット線と、各々が前記複数のワード線の何れかに接続されるとともに前記複数のビット線の何れかに接続され、コラムデコーダ及びロウデコーダにより選択される複数のメモリセルとを備えるメモリセルアレイと、
   前記複数のメモリセルの何れかである選択メモリセルに対する消去処理を伴う書き換え処理時に、前記メモリセルアレイにおいて前記選択メモリセルとワード線またはビット線を共有する非選択メモリセルが、連続して前記書き換え処理の対象外となる回数が所定回数に達するまで、前記選択メモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位とし、前記連続して前記書き換え処理の対象外となる回数が前記所定回数に達する場合に、前記選択メモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、前記連続して前記書き換え処理の対象外となる回数が前記所定回数に達するたびに前記連続して前記書き換え処理の対象外となる回数をリセットする制御回路と、を有し、
   前記所定回数は、ゲートディスターブとドレインディスターブのうち、前記非選択メモリセルの閾値電圧に影響を与えるディスターブによる前記閾値電圧の変動量の許容値に基づいて設定されている、
   不揮発性半導体記憶装置。
9. 制御回路は、メモリセルアレイにおける複数のメモリセルの何れかを対象にした消去処理を伴う書き換え処理の回数が所定回数に達するまで、前記対象としたメモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位として、書き換えを行うように、前記複数のメモリセルの何れかを選択するコラムデコーダ及びロウデコーダを制御し、
   前記制御回路は、前記書き換え処理の回数が前記所定回数に達する場合に、前記対象としたメモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、
   前記制御回路は、前記書き換え処理の回数が前記所定回数に達するたびに前記書き換え処理の回数をリセットし、
   前記所定回数は、ゲートディスターブとドレインディスターブのうち、前記メモリセルアレイにおいて前記対象としたメモリセルとワード線またはビット線を共有し、前記書き換え処理の対象とならない非選択メモリセルの閾値電圧に影響を与えるディスターブによる前記閾値電圧の変動量の許容値に基づいて設定されている、
   不揮発性半導体記憶装置の書き換え方法。
10. 制御回路は、メモリセルアレイにおける複数のメモリセルの何れかである選択メモリセルに対する消去処理を伴う書き換え処理時に、前記メモリセルアレイにおいて前記選択メモリセルとワード線またはビット線を共有する非選択メモリセルが、連続して前記書き換え処理の対象外となる回数が所定回数に達するまで、前記選択メモリセルを含み前記メモリセルアレイの全体よりも小さい第１の範囲を書き換え単位として、書き換えを行うように、前記複数のメモリセルの何れかを選択するコラムデコーダ及びロウデコーダを制御し、
    前記制御回路は、前記連続して前記書き換え処理の対象外となる回数が前記所定回数に達する場合に、前記選択メモリセルを含み前記第１の範囲よりも大きい第２の範囲を前記書き換え単位として、書き換えを行うように前記コラムデコーダ及び前記ロウデコーダを制御し、
    前記制御回路は、前記連続して前記書き換え処理の対象外となる回数が前記所定回数に達するたびに前記連続して前記書き換え処理の対象外となる回数をリセットし、
    前記所定回数は、ゲートディスターブとドレインディスターブのうち、前記非選択メモリセルの閾値電圧に影響を与えるディスターブによる前記閾値電圧の変動量の許容値に基づいて設定されている、
    不揮発性半導体記憶装置の書き換え方法。
11. 前記所定回数は、前記ドレインディスターブよりも前記ゲートディスターブが前記閾値電圧に影響を与える場合、前記ゲートディスターブよりも前記ドレインディスターブが前記閾値電圧に影響を与える場合よりも、大きい値が設定される、請求項１に記載の不揮発性半導体記憶装置。

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