JP2012014808A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態に係る不揮発性半導体記憶装置は、選択ワード線にプログラムに必要なプログラム電圧を印加するプログラム動作及び選択ワード線にベリファイに必要なベリファイ電圧を印加するベリファイ動作からなる書き込みループを、選択ワード線で選択される複数のメモリセルからなるページ単位で、データが書き込まれるまでプログラム電圧を所定のステップ幅で変化させながら繰り返し実行するデータ書き込み部と、ページに属するメモリセルのエンデュランスを判定するエンデュランス判定部とを備え、データ書き込み部は、エンデュランスに応じたステップ幅のプログラム電圧を選択ワード線に供給することを特徴とする。
【選択図】図9
Description
<全体構成>
先ず、第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
このNAND型フラッシュメモリは、NANDチップ10、このNANDチップ10を制御するコントローラ11及び後述するステップ調整機能で用いる情報を記憶するROMヒューズ12を備えて構成されている。
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1について説明する。
次に、本実施形態に係る不揮発性半導体記憶装置のデータ書き込みについて説明する。
図4及び図5の場合、N回の書き込みループでデータ書き込みが完了したが、プログラム速度は、ブロック毎、ワード線毎、ページ毎、及びメモリセル毎によって異なる。さらに、通常、同じページ、メモリセルであっても、書き込み/消去サイクルを重ねて行く毎に、プログラム速度が変化する。つまり、書き込み/消去サイクル数によって、プログラム電圧の初期電圧を適切にする必要がある。
しかし、初期電圧調整機能だけでは、以下のような問題がある。
ステップS154において、差分Δ1と基準値X1よりも大きい所定の基準値X2とを比較する。ここで、Δ1<X2、つまりX1≦Δ1<X2の場合、メモリセルのプログラム速度はやや速くなっていると考えられることから、メモリセルのエンデュランスはやや損なわれていると判定する。この場合、ステップ幅をM0×ΔV0よりも小さいΔVpgm=M1×ΔV1にする(ステップS155)。ここで、M0、ΔV0は、それぞれ上記M、ΔVが取り得るいずれかの値である。
第2の実施形態に係る不揮発性半導体記憶装置は、第1の実施形態と同様の初期電圧調整機能の他、余計なベリファイ動作をスキップするベリファイスキップ機能を備えている。
ステップS204において、差分Δ1と基準値X1よりも大きい所定の基準値X2とを比較する。ここで、Δ1<X2、つまりX1≦Δ1<X2の場合、メモリセルのエンデュランスはやや損なわれていると判定する。この場合、Aレベルに対するベリファイスキップ期間VSL(A)にA1(A1はA0より大きい自然数)を加算する。同様に、Bレベルに対するベリファイスキップ期間VSL(B)にB1(B1はB0より大きい自然数)を加算し、Cレベルに対するベリファイスキップ期間VSL(C)にC1(C1はC0よりも大きい自然数)を加算する(ステップS205)。
第3の実施形態に係る不揮発性半導体記憶装置は、第1の実施形態と同様の初期電圧調整機能の他、データ書き込み時の余計な消費電流を削減する消費電流削減機能を備えている。
不揮発性半導体記憶装置のデータ書き込みは、2つの方式に大別することができる。1つは、1本の選択ワード線に沿った全てのメモリセルに対し同時にデータ書き込みを実行するABL方式である。
ステップS304において、差分Δ1と基準値X1よりも大きい所定の基準値X2とを比較する。ここで、Δ1<X2、つまりX1≦Δ1<X2の場合、メモリセルのエンデュランスはやや損なわれていると判定する。この場合、メモリセルMC(A)に対するプログラム禁止期間PIL(A)にA1(A1はA0より大きい自然数)を加算する。同様に、メモリセルMC(B)に対するプログラム禁止期間PIL(B)にB1(B1はB0より大きい自然数)を加算し、メモリセルMC(C)に対するプログラム禁止期間PIL(C)にC1(C1はC0よりも大きい自然数)を加算する(ステップS305)。
その他のステップについては、図18に示すフローと同様であるため省略する。
第1の実施形態では、基準電圧Vpgm0(R)が1つであった。しかし、メモリセルやページの書き込み特性は、メモリセルアレイ1における位置によって異なってくる。
この例では、メモリセルアレイを、ビット線方向に上部ブロック(Top)、中間ブロック(Middle)、下部ブロック(Bottom)の3つのブロックに大別し、更に、各ブロックを、図20及び図21の例と同様に、ワード線WLの位置によって4つのグループに分けた上で、ブロック毎に各エリアに適切な基準電圧Vpgm0(R,g,b)(gはワード線WLの位置で決まる0、2m−1、2m、2k−1のいずれかであり、bはブロックで決まるT(上部ブロック)、M(中間ブロック)、B(下部ブロック)のいずれかである)を設定しておく。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
Claims (6)
- 複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートに前記ワード線が接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のNANDセルユニットを有するメモリセルアレイと、
前記複数のワード線のうち選択した一の前記ワード線にプログラムに必要なプログラム電圧を印加するプログラム動作及び前記選択ワード線にベリファイに必要なベリファイ電圧を印加するベリファイ動作からなる書き込みループを、前記選択ワード線で選択される複数のメモリセルからなるページ単位で、データが書き込まれるまで前記プログラム電圧を所定のステップ幅で変化させながら繰り返し実行するデータ書き込み部と、
前記ページに属するメモリセルのエンデュランスを判定するエンデュランス判定部と
を備え、
前記データ書き込み部は、前記エンデュランスに応じたステップ幅のプログラム電圧を前記選択ワード線に供給する
ことを特徴とする不揮発性半導体記憶装置。 - データ書き込み部は、前記データ書き込みの際、
所定の前記書き込みループである第1の書き込みループを含む複数の前記書き込みループを実行すると共に、前記第1の書き込みループ後に所望の記憶状態に達したメモリセル数を数える第1の書き込みステップを実行し、
その後、前記所望の記憶状態に達したメモリセル数が、所定のメモリセル数に到達したプログラム電圧に応じて、前記プログラム電圧の初期電圧を設定した上で、複数の前記書き込みループからなる第2の書き込みステップを実行する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記エンデュランス判定部は、前記データ書き込み部が設定した前記第2の書き込みステップにおけるプログラム電圧の初期電圧と、予め定めた基準電圧とを比較して前記エンデュランスを判定する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記基準電圧は、前記ページによって異なる
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記データ書き込み部は、前記データ書き込みの際、
前記エンデュランス判定部によって判定されたエンデュランスに基づいて前記メモリセルに所望のデータが書き込まれるまでの書き込みループ回数を判定し、この回数に達するまで、前記書き込みループにおける当該データに関するベリファイ動作をスキップする
ことを特徴とする請求項1〜4のいずれか1項記載の不揮発性半導体記憶装置。 - 前記データ書き込み部は、前記データ書き込みの際、
前記エンデュランス判定部によって判定されたエンデュランスに基づいて前記メモリセルに所望のデータが書き込まれるまでの書き込みループ回数を判定し、この回数に達するまで、前記所望のデータをプログラムすべきメモリセルに接続された前記ビット線に対してプログラムを禁止するプログラム禁止電圧を印加し、
前記メモリセルに前記所望のデータが書き込まれ得るプログラム電圧を用いたプログラム動作の際、前記所望のデータをプログラムすべきメモリセルに接続された前記ビット線に対してプログラムを許可するプログラム許可電圧を印加する
ことを特徴とする請求項1〜5のいずれか1項記載の不揮発性半導体記憶装置。
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