JP3534781B2 - マイクロコンピュータ、及びフラッシュメモリ - Google Patents
マイクロコンピュータ、及びフラッシュメモリInfo
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Description
によって情報を書換え可能な不揮発性のフラッシュメモ
リ、並びにこれを内蔵したマイクロコンピュータに関す
る。
ラム可能な不揮発性メモリとしてEPROM(イレーザ
ブル・アンド・プログラマブル・リード・オンリ・メモ
リ)またはEEPROM(エレクトリカリ・イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ)を単一の半導体チップに搭載したマイクロコンピュ
ータについて記載されている。そのようなマイクロコン
ピュータにオン・チップ化された不揮発性メモリにはプ
ログラムやデータが保持される。EPROMは紫外線に
より記憶情報を消去するものであるから、それを実装シ
ステムから取り外さなければ書換えを行うことができな
い。EEPROMは電気的に消去・書込みを行うことが
できるので、システムに実装された状態でその記憶情報
を書換えることができるが、それを構成するメモリセル
は、MNOS(メタル・ナイトライド・オキサイド・セ
ミコンダクタ)のような記憶素子のほかに選択トランジ
スタを必要とするため、EPROMに比べて例えば2.
5倍から5倍程度の大きさになり、相対的に大きなチッ
プ占有面積を必要とする。
EEPROMについて記載されている。この一括消去型
EEPROMは本明細書におけるフラッシュメモリと同
意義に把握することができる。フラッシュメモリは、電
気的な消去・書込みによって情報を書換え可能であっ
て、EPROMと同様にそのメモリセルを1個のトラン
ジスタで構成することができ、メモリセルの全てを一括
して、またはメモリセルのブロックを一括して電気的に
消去する機能を持つ。したがって、フラッシュメモリ
は、システムに実装された状態でそれの記憶情報を書換
えることができると共に、その一括消去機能により書換
え時間の短縮を図ることができ、さらに、チップ占有面
積の低減にも寄与する。
ロールゲートとドレインとソースを有する電気的に消去
・書き換え可能なメモリセルのアレイを、データ線を単
位として複数個のメモリブロックに分け、各ブロック毎
に共通のソース線を引出し、ソース線毎に設けたソース
スイッチにより、動作に応じた電圧を個別的にソース線
に与える形式のフラッシュメモリが示されている。この
とき、書込み選択ブロックのソース線にはグランド電位
が与えられる。書込み非選択ブロックのソース線には
3.5Vのような電圧VDIが与えられる。この電圧V
DIによってワード線ディスターブを対策する。ここ
で、ワード線ディスターブとは、例えば、書込みに際し
てワード線が選択状態でデータ線が非選択状態にされる
メモリセルにおいて、コントロールゲートとフローティ
ングゲートとの間の電位差が大きくなって電荷がフロー
ティングゲートからコントロールゲートに放出されるこ
とにより、メモリセルトランジスタのしきい値を下げよ
うとする現象である。
マイクロコンピュータにフラッシュメモリを搭載するこ
とについて検討し、これにより以下の点を見い出した。 (1)マイクロコンピュータの内蔵ROMにはプログラ
ム及びデータが格納される。更にデータには大容量デー
タと小容量データがある。これらプログラム及びデータ
を書き換える場合、通常前者については数十KB(キロ
バイト)の大きな単位で、後者については数十B(バイ
ト)の小さな単位で書換が行われる。このとき、フラッ
シュメモリの消去単位がチップ一括または同一サイズの
メモリブロック単位で行われるのでは、プログラム領域
にはちょうど良いがデータ領域には消去単位が大きすぎ
て使いにくかったり、或はその逆のケースも起こり得
る。 (2)マイクロコンピュータをシステムに実装した後に
フラッシュメモリの保持情報の一部を書換えるような場
合には、当該情報を保有している一部のメモリブロック
を書換え対象とすればよいが、一括消去可能なメモリブ
ロックの記憶容量が全てのメモリブロックで等しくされ
ているならば、メモリブロックの記憶容量よりも情報量
の少ない情報だけを書換えればよい場合にも比較的記憶
容量の大きなメモリブロックを一括消去した後に当該メ
モリブロック全体に対して順次書込みを行わなければな
らず、実質的に書換えを要しない情報のための書換えに
無駄な時間を費やすことになる。 (3)フッラシュメモリに書き込むべき情報はそのマイ
クロコンピュータが適用されるシステムにしたがって決
定されるが、当該マイクロコンピュータをシステムに実
装した状態で最初から全ての情報を書込んでいたのでは
非能率的な場合がある。 (4)マイクロコンピュータの実装状態でフラッシュメ
モリを書換えるとき、書換対象メモリブロックの一部の
情報だけを書換えればよくても、一括消去した後のメモ
リブロックの全体に書込むべき情報の全てをマイクロコ
ンピュータの外部から順次もらいながら書込みを行って
いたのでは、書換対象メモリブロックの一部の情報だけ
を書換えればよくても、当該メモリブロック全体に書込
むべき情報の全てを外部から受け取らなくてはならず、
実質的に書換えを要しない情報、すなわち書換え前に内
部で保持している情報も重ねて外部から転送されなけれ
ばならず、メモリブロックの一部書換のための情報転送
に無駄がある。 (5)フラッシュメモリを一括消去で書換える時間はそ
の情報記憶形式故にRAM(ランダム・アクセス・メモ
リ)などのメモリに比べて相当長いため、マイクロコン
ピュータによる機器制御動作に同期してリアルタイムに
フラッシュメモリを書換えることができない。
5号に記載されるようなデータ線を単位とするメモリブ
ロック分割について検討したところ、ワード線を単位と
してメモリブロック分割を行ってブロック内ソースを共
通化するようにした方が最少メモリブロックのサイズを
小さくし易く、この事は、第1に検討したマイクロコン
ピュータ内蔵フラッシュメモリの使い勝手向上の点にお
いても有利であることを見出した。また、データ線を単
位とするメモリブロック分割を採用する場合には、書込
み選択ブロックにおいて書込み高電圧が印可されるデー
タ線にドレインが接続している1列全部のメモリセルに
はデータ線ディスターブを生ずる。データ線ディスター
ブとは、例えば、書込みにおいてワード線非選択及びデ
ータ線選択状態にされるメモリセルではソース・ドレイ
ン間の電界が大きくなり、これによりホットホールがド
レインからフローティングゲートに注入されて、メモリ
セルトランジスタのしきい値を低くしようとする現象で
ある。
シュメモリを内蔵したマイクロコンピュータを提供する
ことにある。更に詳しく言えば、本発明の第1の目的
は、内蔵フッラシュメモリに対して行われる最初の情報
書込み処理の高効率化を図ることができるマイクロコン
ピュータを提供することである。本発明の第2の目的
は、フラッシュメモリの一部のメモリブロックが保持す
る情報の一部の書換えに対して、当該メモリブロックを
一括消去した後の書込み動作の無駄をなくして、書換え
効率を向上させることである。本発明の第3の目的は、
メモリブロックの一部書換のために必要な外部からの書
込み情報の転送動作の無駄をなくして、書換え効率を向
上させることである。本発明の第4の目的は、マイクロ
コンピュータの制御動作に同期してリアルタイムにフラ
ッシュメモリの保持情報を変更できるようにすることで
ある。
揮発性記憶素子のソースを共通化して行うメモリブロッ
クの最小サイズを小さくすることができるフラッシュメ
モリを提供することを目的とする。更に別の目的は、ワ
ード線単位でメモリブロック化を行ったときに、書込み
非選択メモリブロックにおけるデータ線ディスターブに
よる誤動作の発生を阻止することにある。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
処理装置と、この中央処理装置が処理すべき情報を電気
的な消去・書込みによって書換え可能な不揮発性のフラ
ッシュメモリとを備えたマイクロコンピュータに対し
て、前記フラッシュメモリに対する書換えを前記半導体
チップの内蔵回路例えば中央処理装置に制御させる第1
動作モードと前記半導体チップの外部装置に制御させる
第2動作モードとを選択的に指定するための動作モード
信号の入力端子を設ける。
理装置が書換え制御を行うとき、当該中央処理装置が実
行すべき書換え制御プログラムはマスクROMに保有さ
せ、或はフラッシュメモリに予め格納しておいた書換制
御プログラムをRAMに転送して、これを実行させるこ
とができる。
き情報量がその情報の種類例えばプログラム、データテ
ーブル、制御データなどに応じて相違されることを考慮
した場合に、フラッシュメモリの一部のメモリブロック
が保持する情報の一部の書換えに対して、当該メモリブ
ロックを一括消去した後の書込み動作の無駄をなくし
て、書換え効率を向上させるには、前記フラッシュメモ
リにおける一括消去可能な単位として、相互に記憶容量
の相違される複数個のメモリブロックを割当てるとよ
い。
ュメモリの書換えを制御する場合に、一括消去すべきメ
モリブロックを容易に指定できるようにするには、一括
消去すべきメモリブロックの指定情報を書換え可能に保
持するためのレジスタをフラッシュメモリに内蔵させる
とよい。
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを有するとき、内蔵RAMをメモリブロック書
換えのための作業領域もしくはデータバッファ領域とし
て利用可能にするには内蔵RAMの記憶容量以下に設定
されたメモリブロックを設けておくとよい。このとき、
メモリブロックの一部書換のために必要な外部からの書
込み情報の転送動作の無駄をなくして、書換え効率を向
上させるには、前記内蔵RAMよりも記憶容量の小さな
メモリブロックの保持情報を内蔵RAMに転送し、転送
された情報の全部又は一部をそのRAM上で更新して、
その更新された情報で当該メモリブロックを書換えるよ
うにするとよい。また、フラッシュメモリが保持する制
御データなどをチューニングするような場合に、マイク
ロコンピュータの制御動作に同期してリアルタイムにフ
ラッシュメモリの保持情報を変更できるようにするには
内蔵RAMの特定アドレスの領域を、前記内蔵RAMよ
りも記憶容量の小さなメモリブロックのアドレスに重な
る様に変更配置し、すなわちメモリブロックをアクセス
した場合に重なったRAMがアクセスされる様に変更配
置し、そのRAMの特定アドレスで作業を行った後でR
AMの配置アドレスを元の状態に復元し、メモリブロッ
クの内容を前記RAMの特定アドレスの情報で書換える
処理を行うようにするとよい。
よりも最小ブロックサイズを容易に小さくできるように
するには、単数若しくは複数本のワード線にワード線単
位でコントロールゲートが結合されるメモリセルに、共
通のソース線を接続してメモリブロックを規定する。
おけるデータ線ディスターブを対策するには、書込み動
作時において、前記ソース線の電位をメモリブロック単
位で第1の電位とそれよりもレベルの高い第2の電位に
制御可能であって、データ線とワード線に所定の電圧が
与えられて書込み選択とされるべきメモリセルを含むメ
モリブロックのソース線に第1の電位を与え、データ線
には前記所定の電圧が与えられ且つワード線には前記所
定の電圧が与えられずに書込み非選択とされるべきメモ
リセルを含むメモリブロックのソース線には第2の電位
を与える電圧出力手段を採用する。
おいて、その使い勝手を向上させるには、相対的にワー
ド線の本数が多い単数若しくは複数個の大メモリブロッ
クと、相対的にワード線の本数が少ない単数若しくは複
数個の小メモリブロックの双方を含んで複数個のメモリ
ブロック構成する。
力短くするには、前記大メモリブロックと前記小メモリ
ブロックを、データ線を共有させてその前後に分離配置
し、書込み及び読出し動作時にデータ線を選択するため
の選択回路を前記大メモリブロック寄りに配置すると共
に、大メモリブロックと小メモリブロックが共有するデ
ータ線の間にトランスファゲート回路を配置し、大メモ
リブロックに対する書込みに際して前記トランスファゲ
ート回路をカット・オフする制御回路を設ける。
コンピュータをシステムに実装する前のような段階で最
初にそのフラッシュメモリに情報を書き込むようなとき
は、第2動作モードを指定することにより、PROMラ
イタのような外部書込み装置の制御によって能率的に情
報の書込みが行われる。
単位として相互に記憶容量の相違される複数個のメモリ
ブロックには夫々の記憶容量に応じて例えばプログラ
ム、データテーブル、制御データなどが書き込まれる。
た後でフラッシュメモリを書換える場合には、第1動作
モードを指定することにより、書換え制御をマイクロコ
ンピュータ内蔵の中央処理装置などに実行させる。この
とき、相対的に情報量の大きなデータは相対的に記憶容
量の大きなメモリブロックに、相対的に情報量の小さな
データは相対的に記憶容量の小さなメモリブロックに書
き込んでおくことができる。すなわち記憶すべき情報量
に見合う記憶容量のメモリブロックを利用することがで
きる。したがって、フラッシュメモリの保持情報の一部
書換えのために所要のメモリブロックを一括消去して
も、実質的に書換えを要しない情報群も併せて消去した
後で再び書き戻すと言うような無駄が極力防止される。
RAMの記憶容量以下に設定されたメモリブロックを設
けておくことは、内蔵RAMをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
可能にする。すなわち、マイクロコンピュータの実装状
態でフラッシュメモリを書換えるとき、書換対象メモリ
ブロックの情報を内蔵RAMに転送し、書換えるべき一
部の情報だけを外部からもらってそのRAM上で書換を
行ってから、フラッシュメモリの書換を行えば、書換え
前に内部で保持されている書換を要しない情報を重ねて
外部から転送を受けなくても済み、メモリブロックの一
部書換のための情報転送の無駄を省く。また、フラッシ
ュメモリの一括消去時間は小メモリブロックに対しても
さほど短くならないから、マイクロコンピュータによる
制御動作に同期してリアルタイムにフラッシュメモリそ
れ自体を書換えることはできないが、内蔵RAMをメモ
リブロック書換えのための作業領域若しくはデータバッ
ファ領域として利用することにより、リアルタイムに書
換えたのと同じデータを結果的にメモリブロックに得る
ことができる。
定すると、並列入出力ビット数が何ビットであろうとも
その最小メモリブロックの記憶容量はワード線1本分の
記憶容量になる。これに対してデータ線を単位としてメ
モリブロックを規定する場合の最小メモリブロックは、
並列入出力ビット数に対応されるデータ線本数分の記憶
容量とされる。このことは、ワード線を単位としてメモ
リブロックを規定した方が、最小メモリブロックの記憶
容量を小さくすることが容易であり、特にマイクロコン
ピュータに内蔵されるようなバイト或はワード単位でデ
ータの入出力が行われるようなメモリの場合には、メモ
リブロックの最小サイズは格段に小さくされる。このこ
とは、マイクロコンピュータに内蔵されるようなフラッ
シュメモリの使い勝手の一層の向上、さらにはメモリブ
ロック単位での小規模データの書換え能率向上に寄与す
る。
ではバンド間のトンネル現象によりエレクトロン・ホー
ルペアが発生する。このとき、ソース・ドレイン間に比
較的大きな電界が発生していると、前記エレクトロン・
ホールペアのホールが電界で加速されてホットホール化
する。このホットホールが、不揮発性記憶素子のトンネ
ル絶縁膜を通してフローティングゲートに注入される。
この状態がデータ線ディスターブの状態であり、斯るデ
ータ線ディスターブを受ける時間が長くなると、記憶素
子のしきい値が減少して、記憶情報の不所望な変化さら
には誤動作(データ線ディスターブ不良)を生ずる。書
込み非選択ブロックにおいて、メモリセルのソース線に
データ線ディスターブ阻止電圧のような第2電位を与え
て、ソース電位を上げると、ドレイン・ソース間の電界
が弱められ、これによって、ドレイン近傍で発生してい
るエレクトロン・ホールペアのホールに対するホットホ
ール化が阻まれて、メモリセルトランジスタのしきい値
減少が防止される。
ータ線ディスターブ時間(データ線ディスターブの状態
にさらされる時間)を極力短くすることが有効である。
このとき、記憶容量の大きなメモリブロックの書換えに
伴う書込みに起因して小さなメモリブロックが受けるデ
ータ線ディスターブ時間は、その逆の場合に比べて相対
的に大きくなる。これに着目すると、トランスファゲー
ト回路をはさんでY選択回路側のメモリブロックを大メ
モリブロックとし、反対側のメモリブロックを小メモリ
ブロックとする配置を採用することは、Y選択回路から
相対的に離れたメモリブロックの書込みに起因して、相
対的にY選択回路に近いメモリブロックのメモリセルが
受けるデータ線ディスターブ時間を、大メモリブロック
と小メモリブロックの配置が逆の場合に比べて、格段に
短くする。大メモリブロックと小メモリブロックの斯る
配置関係は、データ線ディスターブによる誤動作防止を
更に完全にする。
説明する。 〔1〕全面フラッシュメモリ採用のマイクロコンピュー
タ 〔2〕マスクROM,フラッシュメモリ採用のマイクロ
コンピュータ 〔3〕汎用PROMライタによる情報書込み 〔4〕CPU制御による書込み制御プログラム 〔5〕汎用PROMライタによる書込みとCPU制御の
書込みの使い分け 〔6〕リアルタイム書換えへの対応 〔7〕メモリブロックの一部書換えの能率化 〔8〕フラッシュメモリの原理
メモリブロック化 〔10〕図1に対応されるマイクロコンピュータの詳細 〔11〕フラッシュメモリFMRYの書換え用制御回路 〔12〕フラッシュメモリFMRYの書換え制御手順の
詳細 〔13〕ワード線を単位として記憶容量を相違させた複
数メモリブロック化 〔14〕書込み非選択ブロックに対するデータ線ディス
ターブ対策 〔15〕メモリブロック相互間におけるデータ線ディス
ターブ時間の相関 〔16〕データ線分離用トランスファゲート回路 〔17〕ダミーワード線 〔18〕ワード線単位でのメモリブロックの複数化の各
種態様 〔19〕メモリブロックのレイアウト構成 〔20〕データ線ディスターブ対策を施したフラッシュ
メモリの全体 〔21〕フラッシュメモリの製造方法 〔22〕セクタ消去に対応する半導体基板/ウェルの構
造
ロコンピュータ
マイクロコンピュータの一実施例ブロック図が示され
る。同図に示されるマイクロコンピュータMCUは、中
央処理装置CPU、及びこの中央処理装置CPUが処理
すべき情報を電気的な消去・書込みによって書換え可能
な不揮発性のフラッシュメモリFMRY、並びにタイマ
TMR、シリアル・コミュニケーション・インタフェー
スSCI、ランダム・アクセス・メモリRAM、その他
の入出力回路I/Oなどの周辺回路、そして制御回路C
ONTが、公知の半導体集積回路製造技術によって、シ
リコンのような単一の半導体チップCHP上に形成され
て成る。前記フラッシュメモリFMRYは、電気的な消
去・書込みによって情報を書換え可能であって、EPR
OMと同様にそのメモリセルを1個のトランジスタで構
成することができ、更にメモリセルの全てを一括して、
またはメモリセルのブロック(メモリブロック)を一括
して電気的に消去する機能を持つ。フラッシュメモリF
MRYは、一括消去可能な単位として複数個のメモリブ
ロックを有する。図1において、LMBは相対的に記憶
容量の大きな大メモリブロックであり、SMBは相対的
に記憶容量の小さな小メモリブロックである。小メモリ
ブロックSMBの記憶容量はランダム・アクセス・メモ
リRAMの記憶容量よりも小さくされる。したがって、
ランダム・アクセス・メモリRAMは、小メモリブロッ
クSMBからデータ転送を受けてその情報を一時的に保
持することができ、書換えのための作業領域も若しくは
データバッファ領域として利用可能になる。このフラッ
シュメモリFMRYには所要のデータやプログラムが書
き込まれる。尚、フラッシュメモリFMRYの詳細につ
いては後述する。
ンピュータMCUがシステムに実装された状態で中央処
理装置CPUの制御に基づいてその記憶情報を書換え可
能にされると共に、汎用PROMライタのような前記半
導体チップCHPの外部装置の制御に基づいてその記憶
情報を書換え可能にされる。図においてMODEは、前
記フラッシュメモリFMRYを中央処理装置CPUに書
換え制御させる第1動作モードと前記外部装置に制御さ
せる第2動作モードとを選択的に指定するための動作モ
ード信号であり、半導体チップCHP上のモード信号入
力端子Pmodeに与えられる。
用のマイクロコンピュータ
OMを採用したマイクロコンピュータの一実施例ブロッ
ク図が示される。同図に示されるマイクロコンピュータ
MCUにおいては、図1のフラッシュメモリFMRYの
一部がマスク・リード・オンリ・メモリMASKROM
に置換えられている。マスク・リード・オンリ・メモリ
MASKROMには書換を要しないデータやプログラム
が保持されている。図2に示されるフラッシュメモリF
MRYは、一括消去可能な単位として前記小メモリブロ
ックSMBを複数個有する。
み
シュメモリFMRYの書換えに着目したブロック図が示
される。同図には前記モード信号MODEの一例として
MD0,MD1,MD2が示される。モード信号MD1
乃至MD3は前記制御回路CONTに供給される。制御
回路CONTに含まれるデコーダは、特に制限されない
が、モード信号MD1乃至MD3を解読して、フラッシ
ュメモリFMRYに対して書込みを要しない動作モード
が指示されているか、又は前記第1動作モード若しくは
第2動作モードが指示されているかを判定する。このと
き第2動作モードの指示が判断されると、制御回路CO
NTは、汎用PROMライタPRWとインタフェースさ
れるべきI/Oポートを指定して、内蔵フラッシュメモ
リFMRYを直接外部の汎用PROMライタPRWでア
クセス可能に制御する。すなわち、フラッシュメモリF
MRYとの間でデータの入出力を行うためのI/Oポー
トPORTdataと、フラッシュメモリFMRYにア
ドレス信号を供給するためのI/OポートPORTad
drと、フラッシュメモリFMRYに各種制御信号を供
給するためのI/OポートPORTcontとが指定さ
れる。更に、汎用PROライタPRWによる書換え制御
とは直接関係ない中央処理装置CPU,ランダム・アク
セス・メモリRAM,マスク・リード・オンリ・メモリ
MASKROMなどの内蔵機能ブロックの実質的な動作
が抑制される。例えば、図3に例示的に示されるように
データバスDBUSとアドレスバスABUSの夫々に配
置されたスイッチ手段SWITCHを介して前記中央処
理装置CPUなどの内蔵機能ブロックとフラッシュメモ
リFMRYとの接続を切離す。前記スイッチ手段SWI
TCHは、前記CPUなどの内蔵機能ブロックからデー
タバスDBUSにデータを出力する回路や、アドレスバ
スABUSにアドレスを出力する回路に配置された、ト
ライステート(3ステート)形式の出力回路として把握
することもできる。このようなトライステート出力回路
は、第2動作モードに呼応して高出力インピーダンス状
態に制御される。図3の例では汎用PROライタによる
書換え制御とは直接関係ない中央処理装置CPU,ラン
ダム・アクセス・メモリRAM,マスク・リード・オン
リ・メモリMASKROMなどの内蔵機能ブロックは、
スタンバイ信号STBY*(記号*はそれが付された信
号がロウ・アクティブ信号であることを意味する)によ
り低消費電力モードにされている。低消費電力モードに
おいて前記トライステート出力回路が高出力インピーダ
ンス状態に制御されるなら、モード信号でMD0乃至M
D2による第2動作モードの指定に呼応してそれらの機
能ブロックに低消費電力モードを設定して、汎用PRO
ライタPRWによる書換え制御とは直接関係ないCP
U,RAM,ROMなどの内蔵機能ブロックの実質的な
動作を抑制してもよい。
ピュータMCUの前記I/OポートPORTdata,
PORTaddr,PORTcontは変換ソケットS
OCKETを介して汎用PROMライタPRWに結合さ
れる。変換ソケットSOCKETは、一方においてI/
OポートPORTdata,PORTaddr,POR
Tcontの端子配置を有し、他方において標準メモリ
の端子配置を有し、相互に同一機能端子が内部で接続さ
れている。
ラム
リFMRYの書換えに着目したブロック図が示される。
図1のマイクロコンピュータMCUにおいて中央処理装
置CPUが実行すべき書換え制御プログラムは予め汎用
PROMライタPRWにてフラッシュメモリFMRYに
書き込まれている。図2のマイクロコンピュータMCU
では、中央処理装置CPUが実行すべき書換え制御プロ
グラムをマスク・リード・オンリ・メモリMASKRO
Mに保持させておくことができる。前記モード信号MD
0乃至MD2によって第1動作モードが指示され、制御
回路CONTがこれを認識することにより、中央処理装
置CPUは、既にフラッシュメモリFMRYに書き込ま
れた書込み制御プログラム、或はマスク・リード・オン
リ・メモリMASKROMが保持する書換え制御プログ
ラムにしたがってフラッシュメモリFMRYにデータの
書込みを行っていく。
イクロコンピュータ(図1参照)のメモリマップが示さ
れる。同図においてフラッシュメモリの所定の領域には
書換え制御プログラムと、転送制御プログラムが予め書
き込まれている。中央処理装置CPUは、第1動作モー
ドが指示されると、転送制御プログラムを実行して書換
え制御プログラムをランダム・アクセス・メモリRAM
に転送する。転送終了後、中央処理装置CPUの処理
は、そのランダム・アクセス・メモリRAM上の書換え
制御プログラムの実行に分岐され、これによって、フラ
ッシュメモリFMRYに対する消去並びに書込み(ベリ
ファイを含む)が繰返される。
OMを有するマイクロコンピュータ(図2参照)のメモ
リマップが示される。この場合には図5で説明したよう
な転送制御プログラムは不要とされる。中央処理装置C
PUは、第1動作モードが指示されると、マスク・リー
ド・オンリ・メモリMASKROMが保持する書換え制
御プログラムを順次実行し、これにより、フラッシュメ
モリFMRYに対する消去並びに書込みが繰返される。
一例制御手順が示される。先ず中央処理装置CPUは、
前記書換え制御プログラムにしたがって、消去を行うべ
きアドレス範囲のメモリセルに対してプレライトを行
う。これによって消去前のメモリセルの状態は全て書込
み状態にそろえられる。次いで、消去対象メモリセルに
対して、少しずつ消去を行いながらその都度消去の度合
をベリファイし(イレーズ/ベリファイ)、過消去を防
止して消去動作を完了する。汎用PROMライタPRW
による消去も同様に行われる。なお、フラッシュメモリ
の消去シーケンスについては後で詳述する。
の一例制御手順が示される。先ず中央処理装置CPU
は、フラッシュメモリFMRYの書込みスタートアドレ
スを設定する。次いで、書換え制御プログラムによって
指定された周辺回路例えばシリアル・コミュニケーショ
ン・インタフェースSCI若しくはI/Oポートを介し
て、外部から送られるデータを読み込む。このようにし
て読み込んだデータをフラッシュメモリFMRYに所定
時間書込み、書込んだデータを読出して正常に書き込ま
れたかをベリファイをする(ライト/ベリファイ)。以
下、上記データの読込み、書込み、及びベリファイを書
込み終了アドレスまで繰返していく。汎用PROMライ
タPRWによる書込みも同様に行われる。但しこの場合
には、書き込むべきデータはPROMライタPRWから
所定のポートを介して与えれれる。なお、フラッシュメ
モリの書込みシーケンスについては後で詳述する。
CPU制御の書込みの使い分け
マイクロコンピュータMCUのオンボード前すなわちマ
イクロコンピュータMCUをシステムに実装する前の初
期データ、又は初期プログラムの書込みに適用される。
これにより、比較的大量の情報を能率的に書込むことが
できる。
ータMCUが実装されたシステム(実装機とも称する)
を動作させながらデータのチューニングをする場合、ま
たプログラムのバグ対策、若しくはシステムのバージョ
ンアップに伴うプログラムの変更等、マイクロコンピュ
ータMCUがシステムに実装された状態(オンボード状
態)でデータやプログラムの変更が必要になった場合に
適用される。これにより、マイクロコンピュータMCU
を実装システムから取り外すことなくフラッシュメモリ
FMRYを書換えることができる。
書換えへの対応手法の一例が示される。フラッシュメモ
リFMRYは、その記憶形式故に、一括消去単位として
のメモリブロックの記憶容量を小さくしても消去に要す
る時間は短縮されず、例えば数10msec〜数秒かか
る。これにより、マイクロコンピュータMCUが実装さ
れたシステムを動作させながら、フラッシュメモリFM
RYが保持する制御データなどをリアルタイムで書換え
てデータのチューニングを行うことは難しい。これに対
処するため、前記内蔵RAMをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
する。すなわち、先ず、チューニングされるべきデータ
を保持する所定の小メモリブロックSMBのデータをラ
ンダム・アクセス・メモリRAMの特定アドレスに転送
する。次に前記ランダム・アクセス・メモリRAMの特
定アドレス領域を所定の小メモリブロックSMBのアド
レスにオーバーラップさせる。このようなアドレス配置
の変更は、所定の制御ビット若しくはフラグの設定に呼
応して、ランダム・アクセス・メモリRAMのデコード
論理を切替え可能にしておくことによって実現すること
ができる。そして、制御データなどのチューニングは、
所定のメモリブロックSMBのアドレスがオーバーラッ
プされたランダム・アクセス・メモリRAMを用いて行
われる。チューニングを完了した後は、ランダム・アク
セス・メモリRAMとメモリブロックSMBのアドレス
オーバーラップを解除して、ランダム・アクセス・メモ
リRAMの配置アドレスを元の状態に復元する。最後
に、ランダム・アクセス・メモリRAMが保持するチュ
ーニングされたデータを用いて、フラッシュメモリのメ
モリブロックSMBを書換える。これにより、マイクロ
コンピュータMCUが実装されたシステムを動作させな
がら、フラッシュメモリが保持する制御データなどをリ
アルタイムで書換えたとのと同じデータを、結果的にメ
モリブロックSMBに得ることができる。
化
ックの一部書換えを能率化する手法の一例が示される。
プログラムのバグの修正若しくはバージョンアップなど
に際して、フラッシュメモリFMRYの所定メモリブロ
ックSMBが保持している情報の一部を書換える場合
は、前記RAMよりも記憶容量の小さなメモリブロック
SMBの保持情報を内蔵RAMに転送し、転送された情
報の一部をそのRAM上で更新して、その更新された情
報で当該メモリブロックを書換えるようにする。これに
より、メモリブロックSMBの一つを一括消去しても、
当該メモリブロックSMBの保持情報はRAMに保存さ
れているため、書換えるべきデータだけを外部から受け
取ってそのRAM上で書換を行えば、書換え前にフラッ
シュメモリFMRYが保持している書換を要しない情報
を重ねて外部から転送を受けなくても済み、メモリブロ
ックの一部書換のための情報転送の無駄を省くことがで
きる。
れる。同図(A)に例示的に示されたメモリセルは、2
層ゲート構造の絶縁ゲート型電界効果トランジスタによ
り構成されている。同図において、1はP型シリコン基
板、14は上記シリコン基板1に形成されたP型半導体
領域、13はN型半導体領域、15は低濃度のN型半導
体領域である。8はトンネル絶縁膜としての薄い酸化膜
7(例えば厚さ10nm)を介して上記P型シリコン基
板1上に形成されたフローティングゲート、11は酸化
膜9を介して上記フローティングゲート8上に形成され
たコントロールゲートである。ソースは13、15によ
って構成され、ドレインは13、14によって構成され
る。このメモリセルに記憶される情報は、実質的にしき
い値電圧の変化としてトランジスタに保持される。以
下、特に述べないかぎり、メモリセルにおいて、情報を
記憶するトランジスタ(以下、記憶トランジスタと称す
る)がNチャンネル型の場合について述べる。
ばコントロールゲート11及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート8に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図11の(B)
に示されるように、そのコントロールゲート7からみた
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。
印加して、トンネル現象によりフローティングゲート8
からソース側に電子を引き抜くことによって実現され
る。図11の(B)に示されるように、消去動作により
記憶トランジスタはそのコントロールゲート11からみ
たしきい値電圧が低くされる。図11の(B)では、書
込み並びに消去状態の何れにおいても記憶トランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲート11に与えられるワード線選
択レベルに対して、書込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
1個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲート8に蓄積された電子をソース電極に引
く抜くことにより、記憶情報の消去が行われるため、比
較的長い時間、消去動作を続けると、書込み動作の際に
フローティングゲート8に注入した電子の量よりも多く
の電子が引く抜かれることになる。そのため、電気的消
去を比較的長い時間続けるような過消去を行うと、記憶
トランジスタのしきい値電圧は例えば負のレベルになっ
て、ワード線の非選択レベルにおいても選択されるよう
な不都合を生ずる。尚、書込みも消去と同様にトンネル
電流を利用して行うこともできる。
に対して弱い書込み、すなわち、フローティングゲート
8に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート11に印加される
電圧が比較的低い値に制限される。例えば、1V程度の
低電圧がドレイン10に印加されるとともに、コントロ
ールゲート11に5V程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“0”、“1”を判定することがで
きる。
モリセルアレイの構成原理を示す。同図には代表的に4
個の記憶トランジスタ(メモリセル)Q1乃至Q4が示
される。X,Y方向にマトリクス配置されたメモリセル
において、同じ行に配置された記憶トランジスタQ1,
Q2(Q3,Q4)のコントロールゲート(メモリセル
の選択ゲート)は、それぞれ対応するワード線WL1
(WL2)に接続され、同じ列に配置された記憶トラン
ジスタQ1,Q3(Q2,Q4)のドレイン領域(メモ
リセルの入出力ノード)は、それぞれ対応するデータ線
DL1,DL2に接続されている。上記記憶トランジス
タQ1,Q3(Q2,Q4)のソース領域は、ソース線
SL1(SL2)に結合される。
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−10Vのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては少なくともソースが共通接続されたメモリセ
ルに対して一括消去を行うことができる。したがって図
12の構成において、ソース線SL1,SL2が接続さ
れていれば、4個のメモリセルQ1乃至Q4は一括消去
可能にされる。この場合、同一ソース線につながるメモ
リビットの数を変えることによりメモリブロックのサイ
ズを任意に設定することができる。ソース線分割方式に
は図12に代表的に示されるようなデータ線を単位とす
る場合(共通ソース線をデータ線方向に延在させる)の
他にワード線を単位とする場合(共通ソース線をワード
線方向に延在させる)がある。一方、負電圧方式の消去
にあっては、コントロールゲートが共通接続されたメモ
リセルに対して一括消去を行うことができる。
違させた複数メモリブロック化
の記憶容量を相違させたフラッシュメモリの一例回路ブ
ロック図が示される。
は、8ビットのデータ入出力端子D0〜D7を有し、各
データ入出力端子毎にメモリマットARY0〜ARY7
を備える。メモリマットARY0〜ARY7は、相対的
に記憶容量の大きなメモリブロックLMBと相対的に記
憶容量の小さなメモリブロックSMBとに2分割されて
いる。図には代表的にメモリマットARY0の詳細が示
されているが、その他のメモリマットARY1〜ARY
7も同様に構成されている。
は前記図11で説明した2層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルM
Cがマトリクス配置されている。同様同図においてWL
0〜WLnは全てのメモリマットARY0〜ARY7に
共通のワード線である。同一行に配置されたメモリセル
のコントロールゲートは、それぞれ対応するワード線に
接続される。夫々のメモリマットARY0〜ARY7に
おいて、同一列に配置されたメモリセルMCのドレイン
領域は、それぞれ対応するデータ線DL0〜DL7に接
続されている。メモリブロックSMBを構成するメモリ
セルMCのソース領域はソース線SL1に共通接続さ
れ、メモリブロックLMBを構成するメモリセルMCの
ソース領域はソース線SL2に共通接続されている。
回路VOUT1,VOUT2から消去に利用される高電
圧Vppが供給される。電圧出力回路VOUT1,VO
UT2の出力動作は、消去ブロック指定レジスタのビッ
トB1,B2の値によって選択される。例えば消去ブロ
ック指定レジスタのビットB1に”1”が設定されるこ
とによって各メモリマットARY0〜ARY7のメモリ
ブロックSMBだけが一括消去可能にされる。消去ブロ
ック指定レジスタのビットB2に”1”が設定された場
合は、各メモリマットARY0〜ARY7のメモリブロ
ックLMBだけが一括消去可能にされる。双方のビット
B1,B2に”1”が設定されたときはフラッシュメモ
リ全体が一括消去可能にされる。
ウアドレスバッファXABUFF及びロウアドレスラッ
チXALATを介して取り込まれるロウアドレス信号A
XをロウアドレスデコーダXADECが解読することに
よって行われる。ワードドライバWDRVはロウアドレ
スデコーダXADECから出力される選択信号に基づい
てワード線を駆動する。データ読出し動作においてワー
ドドライバWDRVは電圧選択回路VSELから供給さ
れる5Vのような電圧Vccと0Vのような接地電位と
を電源として動作され、選択されるべきワード線を電圧
Vccによって選択レベルに駆動し、非選択とされるべ
きワード線を接地電位のような非選択レベルに維持させ
る。データの書込み動作においてワードドライバWDR
Vは、電圧選択回路VSELから供給される12Vのよ
うな電圧Vppと0Vのような接地電位とを電源として
動作され、選択されるべきワード線を12Vのような書
込み用高電圧レベルに駆動する。データの消去動作にお
いてワードドライバWDRVの出力は0Vのような低い
電圧レベルにされる。
おいて前記データ線DL0〜DL7はカラム選択スイッ
チYS0〜YS7を介して共通データ線CDに共通接続
される。カラム選択スイッチYS0〜YS7のスイッチ
制御は、カラムアドレスバッファYABUFF及びカラ
ムアドレスラッチYALATを介して取り込まれるカラ
ムアドレス信号AYをカラムアドレスデコーダYADE
Cが解読することによって行われる。カラムアドレスデ
コーダYADECの出力選択信号は全てのメモリマット
ARY0〜ARY7に共通に供給される。したがって、
カラムアドレスデコーダYADECの出力選択信号のう
ちの何れか一つが選択レベルにされることにより、各メ
モリマットARY0〜ARY7において共通データ線C
Dには1本のデータ線が接続される。
出されたデータは選択スイッチRSを介してセンスアン
プSAMPに与えられ、ここで増幅されて、データ出力
ラッチDOLATを介してデータ出力バッファDOBU
FFから外部に出力される。前記選択スイッチRSは読
出し動作に同期して選択レベルにされる。外部から供給
される書込みデータはデータ入力バッファDIBUFF
を介してデータ入力ラッチ回路DILATに保持され
る。データ入力ラッチ回路DILATに保持されたデー
タが”0”のとき、書込み回路WRITは選択スイッチ
WSを介して共通データ線CDに書込み用の高電圧を供
給する。この書込み用高電圧はカラムアドレス信号AY
によって選択されたデータ線を通して、ロウアドレス信
号AXでコントロールゲートに高電圧が印加されるメモ
リセルのドレインに供給され、これによって当該メモリ
セルが書込みされる。前記選択スイッチWSは書込み動
作に同期して選択レベルにされる。書込み消去の各種タ
イミングや電圧の選択制御は書込み消去制御回路WEC
ONTが生成する。
ュータの詳細
対応される更に詳細なマイクロコンピュータの実施例ブ
ロック図が示される。同図に示されるマイクロコンピュ
ータMCUは、図1に示される機能ブロックと同一機能
ブロックとして、中央処理装置CPU、フラッシュメモ
リFMRY、シリアル・コミュニケーション・インタフ
ェースSCI、制御回路CONT、及びランダム・アク
セス・メモリRAMを含む。図1のタイマに相当するも
のとして、16ビット・インテグレーテッド・タイマ・
パルスユニットIPUと、ウォッチドッグタイマWDT
MRを備える。また、図1の入出力回路I/Oに相当す
るものとして、ポートPORT1乃至PORT12を備
える。更にその他の機能ブロックとして、クロック発振
器CPG、割り込みコントローラIRCONT、アナロ
グ・ディジタル変換器ADC、及びウェートステートコ
ントローラWSCONTが設けられている。前記中央処
理装置CPU、フラッシュメモリFMRY、ランダム・
アクセス・メモリRAM、及び16ビット・インテグレ
ーテッド・タイマ・パルスユニットIPUは、アドレス
バスABUS、下位データバスLDBUS(例えば8ビ
ット)、及び上位データバスHDBUS(例えば8ビッ
ト)に接続される。前記シリアル・コミュニケーション
・インタフェースSCI、ウォッチドッグタイマWDT
MR、割り込みコントローラIRCONT、アナログ・
ディジタル変換器ADC、ウェートステートコントロー
ラWSCONT、及びポートPORT1乃至PORT1
2は、アドレスバスABUS、及び上位データバスHD
BUSに接続される。
リFMRYの書換え用高電圧である。EXTAL及びX
TALはマイクロコンピュータのチップに外付けされる
図示しない振動子から前記クロック発振器CPGに与え
られる信号である。φはクロック発振器CPGから外部
に出力される同期クロック信号である。MD0乃至MD
2はフラッシュメモリFMRYの書換えに際して第1動
作モード又は第2動作モードを設定するために制御回路
CONTに供給されるモード信号であり、図1のモード
信号MODEに対応される。RES*はリセット信号、
STBY*はスタンバイ信号であり、中央処理装置CP
U並びにその他の回路ブロックに供給される。NMIは
ノン・マスカブル・インタラプト信号であり、マスク不
可能な割り込みを前記割り込みコントローラICONT
に与える。図示しないその他の割り込み信号はポートP
ORT8,PORT9を介して割り込みコントローラI
CONTに与えられる。AS*は外部に出力されるアド
レス信号の有効性を示すアドレスストローブ信号、RD
*はリードサイクルであることを外部に通知するリード
信号、HWR*は上位8ビットのライトサイクルである
ことを外部に通知するアッパーバイト・ライト信号、L
WR*は下位8ビットのライトサイクルであることを外
部に通知するロアーバイト・ライト信号であり、それら
はマイクロコンピュータMCUの外部に対するアクセス
制御信号とされる。
FMRYを直接書換え制御する第2動作モード以外にお
いて、マイクロコンピュータMCUが外部をアクセスす
るためのデータBD0乃至BD15の入出力には、特に
制限されないが、前記ポートPORT1,PORT2が
割当てられる。このときのアドレス信号BA0乃至BA
19の出力には、特に制限されないが、前記ポートPO
RT3乃至PORT5が割当てられる。
動作モードが設定されたとき、そのフラッシュメモリF
MRYを書換え制御するPROMライタとの接続には、
特に制限されないが、前記ポートPORT2乃至POR
T5及びPORT8が割当てられる。すなわち、書込み
並びにベリファイのためのデータED0乃至ED7入出
力には前記ポートPORT2が割当てられ、アドレス信
号EA0ないしEA16の入力並びにアクセス制御信号
CE*(チップイネーブル信号),OE*(アウトプッ
トイネーブル信号),WE*(ライトイネーブル信号)
の入力には前記ポートPORT3乃至PORT5及びP
ORT8が割当てられる。前記チップイネーブル信号C
E*はPROMライタからのフラッシュメモリFMRY
の動作選択信号であり、アウトプットイネーブル信号O
E*はフラッシュメモリFMRYに対する出力動作の指
示信号であり、ライトイネーブル信号WE*はフラッシ
ュメモリFMRYに対する書込み動作の指示信号であ
る。尚、アドレス信号EA0ないしEA16のうちの1
ビットEA9の入力には前記信号NMIの入力端子が割
当てられる。この様にして割当てられたポートの外部端
子、並びに高電圧Vppの印加端子などのその他必要な
外部端子は、図3で説明した変換ソケットSOCKET
を介して汎用PROMライタPRWに接続される。この
ときの斯る外部端子の割り当ては、マイクロコンピュー
タMCUを変換ソケットSOCKETを介してPROM
ライタPRWに接続し易い端子配列になるように考慮す
ることができる。上記第2動作モードにおいてPROM
ライタPRWとの接続に割当てられる外部端子群には、
マイクロコンピュータMCUのその他の動作モードにお
いては他の機能が割当てられることになる。
MCUを、例えば、樹脂によって封止することによって
得られた4方向に外部端子を有するフラットパッケージ
の上面を示す。図16に示された信号は図15と共通で
ある。信号名の示されていない外部端子(ピン)は、ウ
ェート信号の入力ピン、バスリクエスト信号の入力ピ
ン、バスアクノレッジ信号の出力ピン、シリアル・コミ
ュニケーション・インタフェースSCIなどの周辺回路
と外部との信号入出力ピンなどに利用される。
て、上記パッケージFPから導出される各端子(ピン)
の間隔は、0.5mm以下とされても良い。すなわち、
マイクロコンピュータMCUのユーザが上記マイクロコ
ンピュータMCU内のフラッシュメモリFMRYを変換
ソケットSOCKETを介してPROMライタPRWに
接続し、上記フラッシュメモリFMRYにデータを書き
込む場合、パッケージFPの各端子間隔(ピンピッチ)
PPが0.5mm以下とされると、上記変換ソケットS
OCKETへ、上記パッケージFPを挿入する時に、変
換ソケットSOCKETと上記パッケージFPの外部端
子との不所望な接触に起因するピン曲りが発生しやすく
なる。この様なピン曲りが発生すると、上記変換ソケッ
トSOCKETの各端子と上記パッケージFPの各端子
との電気的接続が、ピン曲りの発生している端子に関し
て、行われなくなる。その結果、PROMライタPRW
で上記フラッシュメモリFMRYにデータを書き込めな
くなる。
装置CPUがフラッシュメモリFMRYにデータを書込
み可能とされているので、ユーザは、上記フラッシュメ
モリFMRYへのデータ書込みに外部PROMライタP
RWを使用せず、上記マイクロコンピュータMCUのパ
ッケージを実装基板(プリント基板)に実装した後、中
央処理装置CPUで上記フラッシュメモリFMRYにデ
ータを書き込むようにすれば、上記マイクロコンピュー
タMCUが、ピンピッチPPが0.5mm以下のパッケ
ージに封止されても、ユーザはパッケージから導出され
る外部端子のリード曲りを防止できる。尚、半導体メー
カーは、自動ハンドラーを有しているので、0.5mm
以下のピンピッチを有するパッケージに上記マイクロコ
ンピュータMCUが封止されても、上記マイクロコンピ
ュータMCUのテストをピン曲りを発生させないで確実
に実行できる。
え用制御回路
MCUに内蔵されるフラッシュメモリFMRYの全体的
なブロック図が示される。同図においてARYは前記図
11で説明した2層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成されたメモリセルをマトリク
ス配置したメモリアレイである。このメモリアレイAR
Yは図14で説明した構成と同様に、メモリセルのコン
トロールゲートはそれぞれ対応するワード線に接続さ
れ、メモリセルのドレイン領域はそれぞれ対応するデー
タ線に接続され、メモリセルのソース領域はメモリブロ
ック毎に共通のソース線に接続されているが、メモリブ
ロックの分割態様は図14とは相違される。例えば、図
18に示されるように、相対的にそれぞれの記憶容量が
大きな7個の大メモリブロック(大ブロック)LMB0
乃至LMB6と、相対的にそれぞれの記憶容量が小さな
8個の小メモリブロック(小ブロック)SMB0乃至S
MB7とに分割されている。大メモリブロックはプログ
ラム格納領域又は大容量データ格納領域などに利用され
る。小メモリブロックは小容量データ格納領域などに利
用される。
PAB0乃至PAB15のラッチ回路である。第1動作
モードにおいてそのアドレス信号PAB0乃至PAB1
5は中央処理装置CPUの出力アドレス信号に対応され
る。第2動作モードではアドレス信号PAB0乃至PA
B15はPROMライタPRWの出力アドレス信号EA
0乃至EA15に対応される。XADECはアドレスラ
ッチALATを介して取り込まれるロウアドレス信号を
解読するロウアドレスデコーダである。WDRVはロウ
アドレスデコーダXADECから出力される選択信号に
基づいてワード線を駆動するワードドライバである。デ
ータ読出し動作においてワードドライバWDRVは5V
のような電圧でワード線を駆動し、データの書込み動作
では12Vのような高電圧でワード線を駆動する。デー
タの消去動作においてワードドライバWDRVの全ての
出力は0Vのような低い電圧レベルにされる。YADE
CはアドレスラッチYALATを介して取り込まれるカ
ラムアドレス信号を解読するカラムアドレスデコーダで
ある。YSELはカラムアドレスデコーダYADECの
出力選択信号に従ってデータ線を選択するカラムアドレ
スデコーダである。SAMPはデータ読出し動作におい
てカラム選択回路YSELで選択されたデータ線からの
読出し信号を増幅するセンスアンプである。DOLAT
はセンスアンプの出力を保持するデータ出力ラッチであ
る。DOBUFFはデータ出力ラッチDOLATが保持
するデータを外部に出力するためのデータ出力バッファ
である。図においてPDB0乃至PDB7は下位8ビッ
ト(1バイト)データであり、PDB8乃至PDB15
は上位8ビット(1バイト)データである。この例に従
えば出力データは最大2バイトとされる。DIBUFF
は外部から供給される書込みデータを取り込むためのデ
ータ入力バッファである。データ入力バッファDIBU
FFから取り込まれたデータはデータ入力ラッチ回路D
ILATに保持される。データ入力ラッチ回路DILA
Tに保持されたデータが”0”のとき、書込み回路WR
ITはカラム選択回路YSELで選択されたデータ線に
書込み用高電圧を供給する。この書込み用高電圧はロウ
アドレス信号に従ってコントロールゲートに高電圧が印
加されるメモリセルのドレインに供給され、これによっ
て当該メモリセルが書込みされる。ERASECは指定
されたメモリブロックのソース線に消去用高電圧を供給
してメモリブロックの一括消去を行うための消去回路で
ある。
におけるデータ読出し動作のタイミング制御、及び書込
み消去のための各種タイミングや電圧の選択制御などを
行う制御回路である。この制御回路FCONTは、コン
トロールレジスタCREGを備える。
の一例が示される。コントロールレジスタCREGは、
それぞれ8ビットのプログラム/イレーズ制御レジスタ
PEREGと、消去ブロック指定レジスタMBREG1
およびMBREG2によって構成される。プログラム/
イレーズ制御レジスタPEREGにおいて、Vppは書
換え用高電圧印加に応じて”1”にされる高電圧印加フ
ラグである。Eビットは消去動作を指示するビットとさ
れ、EVビットは消去におけるベリファイ動作の指示ビ
ットとされる。Pビットは書込み動作(プログラム動
作)の指示ビットとされ、PVビットは書込みにおける
ベリファイ動作の指示ビットとされる。消去ブロック指
定レジスタMBREG1およびMBREG2は、それぞ
れ7分割された大ブロックと8分割された小ブロックに
含まれる何れのメモリブロックを消去するかを指定する
レジスタであり、その第0ビットから第7ビットは各メ
モリブロックの指定用ビットとされ、例えばビット”
1”は対応メモリブロックの選択を意味し、ビット”
0”は対応メモリブロックの非選択を意味する。例え
ば、消去ブロック指定レジスタMBREG2の第7ビッ
トが”1”のときは、小メモリブロックSMB7の消去
が指定される。
からリード・ライト可能にされている。制御回路FCO
NTは、そのコントロールレジスタCREGの設定内容
を参照し、それにしたがって消去・書込みなどの制御を
行う。外部においては、そのコントロールレジスタCR
EGの内容を書換えることによって、消去・書込み動作
の状態を制御することができる。
は、制御信号としてFLM,MS−FLN,MS−MI
SN,M2RDN,M2WRN,MRDN,MWRN,
IOWORDN,及びRSTが供給され、更に、上位1
バイトのデータPDB8乃至PDB15と、アドレス信
号PAB0乃至PAB15の所定ビットが与えらる。
RYの動作モードを指定する信号であり、その”0”が
第1動作モードを指定し、”1”が第2動作モードを指
定する。この信号FLMは、例えば前記モード信号MD
0乃至MD2に基づいて形成される。
リFMRYの選択信号であり、その”0”が選択を指示
し、”1”が非選択を指示する。第1動作モードでは中
央処理装置CPUがその制御信号MS−FLNを出力
し、第2動作モードにおいてその制御信号MS−FLN
は、PROMライタPRWから供給されるチップ・イネ
ーブル信号CE*に対応される。
ジスタCREGの選択信号である。このとき、プログラ
ム/イレーズ制御レジスタPEREGと消去ブロック指
定レジスタMBREG1およびMBREG2の何れを選
択するかは、アドレス信号PAB0乃至PAB15の所
定ビットを参照して決定される。第1動作モードでは中
央処理装置CPUがその制御信号MS−MISNを出力
する。第2動作モードでは、特に制限されないが、PR
OMライタPRWが出力する最上位アドレスビットEA
16がその制御信号MS−MISNとみなされる。
号、M2WRNはメモリライトストローブ信号、MRD
NはコントロールレジスタCREGのリード信号、MW
RNはコントロールレジスタCREGのライト信号であ
る。第1動作モードでは中央処理装置CPUがそれら制
御信号を出力する。第2動作モードでは、特に制限され
ないが、PROMライタPRWから供給されるライトイ
ネーブル信号WE*が前記信号M2WRN,MWRNと
みなされ、PROMライタから供給されるアウトプット
イネーブル信号OE*が前記信号M2RDN,MRDN
とみなされる。尚、メモリライトストローブ信号M2W
RNは、メモリセルに書込むべきデータをデータ入力ラ
ッチ回路DILATに書込むためのストローブ信号とみ
なされる。メモリセルへの実際の書込みは前記コントロ
ールレジスタCREGのPビットをセットすることによ
って開始される。
Yに対する8ビットリードアクセスと16ビットリード
アクセスとの切換え信号とされる。第2動作モードにお
いては当該制御信号IOWORDNは8ビットリードア
クセスを指示する論理値に固定される。
ット信号である。この信号RSTによってフラッシュメ
モリFMRYがリセットされることにより、或は前記プ
ログラム/イレーズ制御レジスタPEREGのVppフ
ラグが”0”にされることにより、前記プログラム/イ
レーズ制御レジスタPEREGにおけるEV,PV,
E,Pの各モード設定ビットがクリアされる。
けるメモリリード動作の一例タイミングチャートが示さ
れる。同図においてCK1M,CK2Mはノン・オーバ
ーラップ2相のクロック信号であり、動作基準クロック
信号とみなされる。tCYCはサイクルタイムであり、
RAMに対するアクセスタイムと大差ない。コントロー
ルレジスタCREGに対するリード動作もこれと同様の
タイミングで行われる。
けるメモリライト動作の一例タイミングチャートが示さ
れる。同図に示されるライトストローブ信号M2WRN
によって指示されるメモリライト動作では、前述のよう
に、メモリセルに対する実際の書込みは行われず、入力
アドレス信号PAB0乃至PAB15がアドレスラッチ
回路ALATに保持されるとともに、入力データPB8
乃至PB15がデータ入力ラッチDILATに保持され
て、そのライトサイクルが終了される。コントロールレ
ジスタCREGに対するライト動作もこれと同様のタイ
ミングで行われるが、この場合にはコントロールレジス
タCREGへの実際のデータ書込みが行われる。
え制御手順の詳細
ROMライタが前記制御回路FCONTを介してフラッ
シュメモリの書込み,消去を行う制御手順の詳細な一例
について説明する。フラッシュメモリに対する情報の書
込みは、基本的に消去状態のメモリセルに対して行われ
る。マイクロコンピュータがシステムに実装された状態
でフラッシュメモリの書換えを行う第1動作モードにお
いて、中央処理装置CPUが実行すべき書換え制御プロ
グラムは、消去用プログラムと、書込み用プログラムを
含む。第1動作モードの指定に従って、最初に消去の処
理ルーチンを実行し、ひき続いて自動的に書込みの処理
ルーチンを実行するように書換え制御プログラムを構成
することができる。或は消去と書込みを分けて別々に第
1動作モードを指定するようにしてもよい。PROMラ
イタによる書換え制御も第1動作モードの場合と同様の
オペレーションによって実行される。以下、書込み制御
手順と消去制御手順とをそれぞれ説明する。
示される。同図に示される手順は、例えば1バイトのデ
ータを書込むための手順であり、第1動作モードにおけ
る中央処理装置CPUの制御と、第2動作モードにおけ
るPROMライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置CPUとして説明する。
ップでは、中央処理装置CPUはその内蔵カウンタnに
1をセットする(ステップS1)。次に、中央処理装置
CPUは、図21で説明したメモリライト動作を行っ
て、フラッシュメモリFMRYに書込むべきデータを図
17のデータ入力ラッチ回路DILATにセットすると
ともに、データを書込むべきアドレスをアドレスラッチ
回路ALATにセットする(ステップS2)。そして中
央処理装置CPUは、コントロールレジスタCREGに
対するライトサイクルを発行して、プログラムビットP
をセットする(ステップ3)。これにより制御回路FC
ONTは、前記ステップ2でセットされたデータ及びア
ドレスに基づいて、そのアドレスで指定されるメモリセ
ルのコントロールゲートとドレインとに高圧を印加して
書込みを行う。このフラッシュメモリ側での書込み処理
時間として中央処理装置CPUは例えば10μsec待
ち(ステップS4)、次いでプログラムビットPをクリ
アする(ステップS5)。
を確認するために、コントロールレジスタCREGに対
するライトサイクルを発行して、プログラムベリファイ
ビットPVをセットする(ステップ6)。これにより制
御回路FCONTは、前記ステップ2でセットされたア
ドレスを利用して、そのアドレスで選択されるべきワー
ド線にベリファイ用電圧を印加して、前記書込みを行っ
たメモリセルのデータを読出す。ここで前記ベリファイ
用電圧は、充分な書込みレベルを保証するため、例えば
5Vのような電源電圧Vccよりもレベルの高い7Vの
ような電圧レベルとされる。中央処理装置CPUはそれ
によって読出されたデータと書込みに利用したデータと
の一致を確かめる(ステップS7)。中央処理装置CP
Uは、ベリファイによって一致を確認すると、プログラ
ムベリファイビットPVをクリアし(ステップS8)、
これにより当該1バイトデータの書込みが完了される。
7のベリファイによって不一致を確認すると、ステップ
S9でプログラムベリファイビットPVをクリアした
後、前記カウンタnの値が、書込みリトライ上限回数N
に到達しているかの判定を行う(ステップS10)。こ
の結果、書込みリトライ上限回数Nに到達している場合
には書込み不良として処理が終了される。書込みリトラ
イ上限回数Nに到達していない場合には、中央処理装置
CPUは、カウンタnの値を1だけインクリメントして
(ステップS11)、前記ステップS3から処理を繰返
していく。
される。同図に示される手順は、第1動作モードにおけ
る中央処理装置CPUの制御と、第2動作モードにおけ
るPROMライタの制御との双方に共通とされる。例え
ば制御主体を中央処理装置CPUとして説明する。
りその内蔵カウンタnに1をセットする(ステップS2
1)。次に中央処理装置CPUは、消去対象領域のメモ
リセルに対してプレライトを行う(ステップS22)。
すなわち、消去対象アドレスのメモリセルに対してデー
タ”0”を書込む。このプレライトの制御手順は前記図
22で説明した書込み制御手順を流用することができ
る。このプレライトの処理は、消去前のフローティング
ゲート内の電荷量を全ビット均一にして、消去状態を均
一化するために行われる。
ルレジスタCREGに対するライトサイクルを発行し
て、一括消去対象メモリブロックを指定する(ステップ
S23)。すなわち、消去ブロック指定レジスタMBR
EG1およびMBREG2に消去対象メモリブロック番
号を指定する。消去対象メモリブロックを指定した後、
中央処理装置CPUは、コントロールレジスタCREG
に対するライトサイクルを発行して、イレーズビットE
をセットする(ステップ24)。これにより制御回路F
CONTは、前記ステップ23で指定されたメモリブロ
ックのソース線に高圧を印加させて、当該メモリブロッ
クを一括消去する。このフラッシュメモリ側での一括消
去の処理時間として中央処理装置CPUは例えば10m
sec待つ(ステップS25)。この10msecとい
う時間は、1回で消去動作を完結することができる時間
に比べて短い時間とされている。そして、次いでイレー
ズビットEをクリアする(ステップS26)。
確認するために、先ず一括消去対象メモリブロックの先
頭アドレスをベリファイすべきアドレスとして内部にセ
ットし(ステップS27)、次いで、ベリファイアドレ
スにダミーライトを行う(ステップS28)。すなわ
ち、ベリファイすべきアドレスに対してメモリライトサ
イクルを発行する。これにより、ベリファイすべきメモ
リアドレスがアドレスラッチ回路ALATに保持され
る。その後中央処理装置CPUは、コントロールレジス
タCREGに対するライトサイクルを発行して、イレー
ズベリファイビットEVをセットする(ステップ2
9)。これにより制御回路FCONTは、前記ステップ
S28でセットされたアドレスを利用して、そのアドレ
スで選択されるべきワード線に消去ベリファイ用電圧を
印加して、前記消去されたメモリセルのデータを読出
す。ここで前記消去ベリファイ用電圧は、充分な消去レ
ベルを保証するため、例えば5Vのような電源電圧Vc
cよりもレベルの低い3.5Vのような電圧レベルとさ
れる。中央処理装置CPUはそれによって読出されたデ
ータが消去完結状態のデータに一致するかをベリファイ
する(ステップS30)。中央処理装置CPUは、ベリ
ファイによって一致を確認すると、イレーズベリファイ
ビットEVをクリアし(ステップS31)、次いで今回
のベリファイアドレスが消去したメモリブロックの最終
アドレスか否かを判定し(ステップS32)、最終アド
レスであれば一連の消去動作を終了する。最終アドレス
に至っていないと判定されたときは、ベリファイアドレ
スを1だけインクリメントして(ステップS33)、再
びステップS29からの処理を繰返していく。
30のベリファイによって不一致を確認すると、ステッ
プS34でイレーズベリファイビットEVをクリアした
後、前記カウンタnの値が、漸次消去上限回数Nに到達
しているかの判定を行う(ステップS35)。この結
果、漸次消去上限回数Nに到達している場合には消去不
良として処理が終了される。漸次消去上限回数Nに到達
していない場合には、中央処理装置CPUは、カウンタ
nの値を1だけインクリメントして(ステップS3
6)、前記ステップS24から処理を繰返していく。実
際には、消去し過ぎによってメモリセルのしきい値電圧
が負の値になってしまうような過消去を防止するため
に、1回毎にベリファイを行いながら10msecとい
うような短時間づつ徐々に消去がくり返し行われてい
く。
相違させた複数メモリブロック化
リブロック化されると共に、一括消去可能な当該メモリ
ブロックの記憶容量を相違させたフラッシュメモリのメ
モリマット構成が示される。
位としてメモリブロックを規定したが、図25において
はワード線を単位としてメモリブロックを規定してい
る。同図には、メモリマットARY0〜ARY7におい
て、相対的に記憶容量の大きなメモリブロックLMBと
相対的に記憶容量の小さなメモリブロックSMBが代表
的に示されている。
は前記図11で説明した2層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルM
Cがマトリクス配置されている。同図においてWL0〜
WLnは全てのメモリマットARY0〜ARY7に共通
のワード線である。同一行に配置されたメモリセルのコ
ントロールゲートは、それぞれ対応するワード線に接続
される。夫々のメモリマットARY0〜ARY7におい
て、同一列に配置されたメモリセルMCのドレイン領域
は、それぞれ対応するデータ線DL0〜DLmに接続さ
れている。小メモリブロックSMBを構成するメモリセ
ルMCのソース領域はワード線方向に延在するソース線
SLwiに共通接続され、大メモリブロックLMBを構
成するメモリセルMCのソース領域はワード線方向に延
在するソース線SLw1に共通接続されている。図14
の場合と同様にメモリブロックを単位とする一括消去に
おいては、一括消去すべきメモリブロックは消去ブロッ
ク指定レジスタによって指定され、これによって指定さ
れたメモリブロックのソース線には消去用の高電圧Vp
pが供給される。消去・書き込のための電圧条件の詳細
については後述する。尚、YSELはY選択回路、CD
はコモンデータ線、WRITは書込み回路、DILAT
はデータ入力ラッチ、SAMPはセンスアンプ、DOL
ATはデータ出力ラッチ、DIBUFFはデータ入力バ
ッファ、DOBUFFはデータ出力バッファである。
と出力データとの関係は図14と同様である。すなわ
ち、入出力データの1ビットは一つのメモリマットに対
応される。例えば、データD0はメモリマットARY0
が担っている。このような1メモリマットで1I/Oの
構成を採用すると、コッモンデータ線CDを各メモリマ
ット毎に分断することができ、全部のメモリマットを貫
通するように長い距離を以って延在させなくても済むよ
うになる。したがって、コモンデータ線CDの寄生容量
を小さくすることができ、アクセスの高速化並びに低電
圧動作化に寄与する。
としてLMB,SMBなどのメモリブロックを規定する
と、並列入出力ビット数が1バイト分のメモリアレイA
RY全体における最小メモリブロックの記憶容量はワー
ド線1本分の記憶容量になる。並列入出力ビット数が何
ビットであってもこれに変わりはない。これに対して図
14に示されるようなデータ線を単位としてメモリブロ
ックを規定する場合、メモリアレイ全体における最小メ
モリブロックは並列入出力ビット数に対応して8本のデ
ータ線分(各メモリマット毎に1本のデータ線)の記憶
容量とされる。したがって、データ線方向のメモリビッ
ト数がワード線方向のメモリビット数の1/8であれ
ば、メモリブロックの単位をデータ線にしてもワード線
にしても同じであるが、実際には半導体集積回路化する
ときのレイアウト効率若しくはメモリセルのアドレシン
グ効率などとの関係で、通常はデータ線方向のメモリビ
ット数はワード線方向のメモリビット数の1/2程度で
あるため、さらにはマイクロコンピュータ内蔵フラッシ
ュメモリは内部データバスに接続される関係上並列入出
力ビット数がバイト或はワード単位などにされるため、
ワード線を単位としてメモリブロックを規定した方が、
最小メモリブロックの記憶容量を格段に小さくすること
ができる。メモリブロックの最小サイズを小さくできれ
ば、これをデータ領域などとして利用する場合の使い勝
手が一層向上し、さらに、実質的に書換を要しない情報
も併せて一括消去した後で再びその情報を書き戻すと言
うような無駄の防止効果を更に発揮させることができ
る。
ータ線ディスターブ対策
を規定したときの消去/書き込の電圧条件の一例が示さ
れる。特に書き込の非選択ブロック(非選択メモリブロ
ック)に対してはデータ線ディスターブ対策を施してい
る。
択ブロック(選択メモリブロック)20は一括消去が選
択されたメモリブロックであり、非選択ブロック21は
一括消去が選択されないメモリブロックである。消去動
作において、代表的に示されたワード線WLh〜WLk
は0Vのようなグランド電位GNDが与えられる。選択
ブロック20においてその共通のソース線SLwmには
12Vのような高電圧Vppが与えられ、これによっ
て、当該選択ブロック20のメモリセルは一括消去され
る。非選択ブロック21においてはそれに共通のソース
線SLwnはグランド電位GNDとされ、消去が抑止さ
れる。
選択ブロック30は書込みが選択されるメモリセルを含
むメモリブロックであり、非選択ブロック31は書込み
対象とされるメモリセルを含まないメモリブロックであ
る。選択ブロック30において共通のソース線SLwm
はグランド電位GNDが与えられ、例えば2点鎖線の丸
で囲んだメモリセルMCを書込み対象とする場合、その
コントロールゲートが接続されたワード線WLhに高電
圧Vppが与えら、且つそのデータ線には6Vのような
比較的高い電圧Vpが与えられる。選択ブロック30に
おいて、選択されないワード線WLiにはグランド電位
GNDが与えられる。
は、全てのワード線WLj,WLkがグランド電位GN
Dにされて、メモリセルは非選択とされている。ワード
線を単位としてメモリブロック化されている性質上、非
選択ブロック31におけるデータ線にも選択ブロック3
0での書込みに応じて電圧Vpが与えられる。すなわ
ち、非選択ブロック31のメモリセルMCは、選択ブロ
ック30での書込みに従ってワード線非選択及びデータ
線選択の状態にされる。例えば、図26の(B)に示さ
れる状態に従えば、選択ブロックにおいて丸で囲んだメ
モリセルを書込みするとき、そのデータ線DLkに接続
する非選択ブロック31のメモリセル(2点鎖線の四角
で囲んだメモリセル)には電圧Vpが印加される。この
とき、非選択ブロック31に共通のソース線SLwnに
は3.5Vのような電圧Vddi(データ線ディスター
ブ阻止電圧)を与えて、データ線ディスターブ対策を施
している。選択ブロック30と同様にソース線SLwn
にグランド電位GNDを与えるとデータ線ディスターブ
を生ずる。尚、選択ブロック30において書込み対象と
されないメモリセルはワード線及びソース線にグランド
電位GNDが与えられるためデータ線ディスターブを発
生するのと同じ状態にされるものがあるが、その状態に
ついては実質的に無視することができる。これに関して
は、後述する項目〔15〕の「メモリブロック相互間に
おけるデータ線ディスターブ時間の相関」の説明から明
らかになる。
の発生メカニズムが示される。すなわち、ドレイン端近
傍の領域ではバンド間のトンネル現象によりエレクト
ロンとホールのペアが発生する。このとき、ソースがグ
ランド電位GNDとされ且つドレインが比較的高い電圧
Vpにされることによって比較的大きな電界が発生して
いると、前記エレクトロン・ホールペアのホールが領域
の空乏層中の電界で加速されてエネルギーの高いホッ
トホール化する。このホットホールが、10nm程度の
薄いトンネル絶縁膜(フローティングゲート電極8の下
部)を通してフローティングゲート8に注入される。こ
の状態がデータ線ディスターブの状態であり、斯るデー
タ線ディスターブを受ける時間が長くなると、メモリセ
ルトランジスタのしきい値が減少し、書込み状態”0”
のメモリセルが消去状態”1”になり、また、消去状
態”1”のメモリセルがデプレッション化して、記憶情
報の不所望な変化さらには誤動作(データ線ディスター
ブ不良)を生ずる。
対策のメカニズムが示される。すなわち、図26にも示
されるように、書込みの非選択ブロックにおいて、メモ
リセルのソースに3.5Vのような電圧Vddiを与え
て、ソース側の電位を上げると、領域で示される空乏
層の電界が弱められ、これによって、前記エレクトロン
・ホールペアのホールに対するホットホール化が阻まれ
て、メモリセルトランジスタのしきい値減少が防止され
る。
するメモリセルのしきい値の変化に関する実験例が示さ
れる。この実験では同図に示されるメモリセルトランジ
スタを用い、そのコントロールゲート及びバックゲート
にグランド電位GNDを与えると共に、ドレインには
6.5vを印加した状態で、0V、フローティング(o
pen)、3.5Vの夫々のソース電位Vsに対して書
き込を繰返したときのしきい値電圧を求めた。同図の上
側は書込み状態”0”のメモリセルトランジスタに対す
るものであり、下側は消去状態”1”のメモリセルトラ
ンジスタに対するものである。同図から明らかなよう
に、Vs=3.5Vとすることにより、消去状態及び書
込み状態の何れにおいても1000秒程度のデータ線デ
ィスターブ時間では、無視し得ない程大きなしきい値の
減少は生じなかった。
ブによる不良の発生を防止するには、非選択メモリブロ
ックのソース電位を3.5Vのようなデータ線ディスタ
ーブ阻止電圧Vddiでバイアスすること、そしてデー
タ線ディスターブ時間を極力短くすることの必要性が理
解されるであろう。
ータ線ディスターブ時間の相関
なメモリブロックMBaと相対的に記憶容量の大きなメ
モリブロックMBbとの間でのデータ線ディスターブ時
間の相関について説明する。説明の便宜上書込み非選択
ブロックの共通ソース線も書込み選択ブロックと同様に
グランド電位GNDとする。この時のデータ線ディスタ
ーブ時間は図30に示される。図30においては、特に
制限されないが、メモリセル1ビット当りの書込み時間
を100μsecとし、消去・書込み回数は10000
回としている。尚、ここで言う1回の消去・書込み動作
とは、対象メモリブロックを一括消去した後にワード線
を一通り切替えてメモリセルに書き込を行う動作とされ
る。但し、書込み選択されるメモリブロック内のメモリ
セルに対するデータ線ディスターブ時間に関しては、当
該メモリセルが結合されるワード線の選択は行わないも
のとして考えている。
のメモリセルMCaが受けるデータ線ディスターブ時間
は、当該メモリブロックMBaが選択されて書込み対象
とされるとき(TypeAfromAの欄参照)には
1.5msecであり、メモリブロックMBbが選択さ
れるとき(TypeAfromBの欄参照)は1000
secとされる。この相違は、第1にメモリブロックM
Ba,MBbの記憶容量(ワード線本数)の相違に起因
する。すなわち、TypeAfromAの欄に示される
データ線ディスターブ時間の算出式である100μs×
15×1回においてメモリブロック一括消去後における
書込み時のワード線切換え回数がメモリブロックMBa
のワード線本数に対応した15とされるのに対し、Ty
peAfromBの欄に示されるデータ線ディスターブ
時間の算出式である100μs×1008×10000
回においてメモリブロック一括消去後における書込み時
のワード線切換え回数がメモリブロックMBbのワード
線本数に対応した1008とされるのに起因する。第2
には、書換え選択されるメモリブロックMBa内のメモ
リセルMCaの受けるデータ線ディスターブ時間算出に
おいて実質的な書換回数を1回とみなせることに起因す
る。すなわち、TypeAfromAの欄に示されるデ
ータ線ディスターブ時間の算出式である100μs×1
5×1回において書換回数を1回と見なしているのに対
し、TypeAfromBの欄に示されるデータ線ディ
スターブ時間の算出式である100μs×1008×1
0000回においては書換回数は実際の書換え動作回数
に一致する10000回とされるのに起因する。これ
は、書換え選択されるメモリブロックMBa内のメモリ
セルMCaの場合には、書換え動作毎に、図23に基づ
いて説明したように、一括消去に先立つプレライトによ
って全メモリセルのしきい値電圧が上げられ、且つその
後においては過消去防止の観点から段階的な消去が行わ
れるため、当該メモリセルMCaのデータ線ディスター
ブ時間は実質的に1回の書換え時間によって規定される
と考えられるからである。換言すれば、書換え選択され
るメモリブロックMBa内のメモリセルMCaの受ける
データ線ディスターブ状態は書換毎に初期化されると見
なすことができる。これに対して、書換え選択メモリブ
ロックがメモリブロックMBbのときはメモリセルMC
aは前記初期化が行われず、データ線ディスターブ時間
は実際の書換回数にしたがって累積される。
ルMCbが受けるデータ線ディスターブ時間は、当該メ
モリブロックMBbが選択されて書込み対象とされると
き(TypeBfromBの欄)には0.1secであ
り、メモリブロックMBaが選択されるとき(Type
BfromAの欄)は16secとされる。この相違も
前記同様に、メモリブロックの記憶容量(ワード線本
数)の相違と、書換え選択されるメモリブロックMBb
内のメモリセルMCbの受けるデータ線ディスターブ時
間算出において実質的な書換回数を1回とみなせること
に起因する。
に起因して非選択メモリブロック側で発生するデータ線
ディスターブ時間は、選択メモリブロック内のメモリセ
ルが受けるデータ線ディスターブ時間に比べて格段に長
いことが明らかである。したがって、データ線ディスタ
ーブによるメモリセルのしきい値電圧低下を防止するに
は、図26に基づいて説明したように、書込み非選択メ
モリブロック側の共通ソース線を電圧Vddiでバイア
スすることが少なくとも必要とされるが、選択メモリブ
ロック内のメモリセルが受けるデータ線ディスターブ時
間については、これを無視してもほとんど実害の無いこ
とが明らかになる。
ブ時間の相関におけるTypeAfromBとType
BfromAの内容から次のことが明らかになる。すな
わち、記憶容量の大きなメモリブロックの書込みに起因
して小さなメモリブロックが受けるデータ線ディスター
ブ時間は、その逆の場合に比べて相対的に大きくなる。
ト回路
めのトランスファゲート回路をメモリブロック間に設け
たメモリアレイの一実施例が示される。トランスファゲ
ート回路TGCはメモリブロックMBaとメモリブロッ
クMBbとの間に配置され、データ線DL0〜DLkに
一対一対応で介在されたトランスファMOSトランジス
タT0〜Tkを有し、それらは制御信号DTでスイッチ
制御される。この例に従えば、カラム選択スイッチ回路
のようなY選択回路YSELはメモリブロックMBb側
に配置されている。図31の(B)にはトランスファM
OSトランジスタT0〜Tkのスイッチ制御態様が示さ
れる。書込み時の選択ブロックがメモリブロックMBa
である場合にはトランスファMOSトランジスタT0〜
Tkはオン状態にされる。このとき、書込み選択ブロッ
クとしてのメモリブロックMBaのソース電位Vsaは
グランド電位GNDとされ、書込み非選択ブロックとし
てのメモリブロックMBbのソース電位Vsbは3.5
Vのようなデータ線ディスターブ阻止電圧Vddiにさ
れる。一方、書込み時の選択ブロックがメモリブロック
MBbである場合にはトランスファMOSトランジスタ
T0〜Tkはオフ状態にされる。このとき、書込み選択
ブロックとしてのメモリブロックMBbのソース電位V
saはグランド電位GNDとされる。書込み非選択ブロ
ックとしてのメモリブロックMBaのソース電位Vsb
は3.5Vのようなデータ線ディスターブ阻止電圧Vd
diであっても、グランド電位GND(或はフローティ
ング)であってもよい。カット・オフ状態のトランスフ
ァMOSトランジスタT0〜Tkにより、Y選択回路Y
SELを介して供給されるデータ線の書込み電圧Vpは
メモリブロックMBaには伝達されないからである。
は、書込み非選択ブロックのデータ線ディスターブ時間
に関して次のような意義を有する。すなわち、メモリブ
ロックMBaが書込み選択ブロックとされるときに、ト
ランスファゲート回路TGCの前段側(Y選択回路YS
EL側)に配置されたメモリブロックMBbにはメモリ
ブロックMBaの書き込のための比較的高い電圧Vpが
データ線を介して印加される。この状態において、書込
み非選択ブロックとされるメモリブロックMBbの共通
ソース線にはデータ線ディスターブ阻止電圧Vddiが
印加されて、データ線ディスターブは基本的にが阻止さ
れているが、その状態が長く続けば(データ線ディスタ
ーブ時間が相当長くなると)、図28からも明らかなよ
うに、ソースが電圧Vddiでバイアスされていても、
書込み非選択メモリブロックMBb内の書込み状態のメ
モリセルのしきい値はわずかながら低下していく。そこ
で、図31に基づいて説明したように、記憶容量の大き
なメモリブロックの書換えに伴う書込みに起因して小さ
なメモリブロックが受けるデータ線ディスターブ時間
は、その逆の場合に比べて相対的に大きくなるという点
に着目し、トランスファゲート回路TGCをはさんでY
選択回路YSEL側のメモリブロックMBbを相対的に
記憶容量の大きな大メモリブロックとし、反対側のメモ
リブロックMBaを相対的に記憶容量の小さな小メモリ
ブロックとする。これにより、メモリブロックMBaの
書込みに起因してメモリブロックMBbのメモリセルが
受けるデータ線ディスターブ時間は、メモリブロックM
Baが大メモリブロックでメモリブロックMBbが小メ
モリブロックの場合に比べ、メモリブロックMBaを小
メモリブロックとし且つメモリブロックMBbを大メモ
リブロックにする方が格段に短くなる。これにより、デ
ータ線ディスターブによる誤動作防止が更に完全にな
る。
をまとめたものが記載されている。同図において非選択
メモリブロックに対するデータ線ディスターブ対策を示
す(A)の電圧印加状態は、前記トランスファゲート回
路TGCのオフ状態によって書込み電圧の供給が断たれ
たデータ線に接続するメモリセルトランジスタを表して
いる。
ロックとトランスファゲート回路との間にダミーワード
線を配置した回路図が示される。各図においてDWAは
メモリブロックMBa側のダミーワード線、DWBはメ
モリブロックMBb側のダミーワード線である。夫々の
ダミーワード線DWA,DWBには代表的にDC1乃至
DC6で示されるダミーセルDC0〜DC6のコントロ
ールゲートが結合されると共に、グランド電位GNDが
与えられるようになっている。ダミーセルDC0〜DC
6はメモリセルと同じトランジスタによって構成され
る。図33においてダミーセルDC0〜DC6のソース
はフローティングにされ、ドレインはデータ線に結合さ
れる。図34においてダミーセルDC0〜DC6のソー
ス及びドレインは共にフローティングにされている。図
35においてダミーセルDC0〜DC6のソースは対応
メモリブロックの共通ソース線に接続され、ドレインは
フローティングにされている。メモリブロックとメモリ
ブロックとの間にトランスファゲート回路TGCを設け
ると、その位置でメモリセルトランジスタとワード線の
繰返しパターンが途切れ、デバイス構造的にはウェーハ
表面で急激な凹凸を生ずることになる。このような凹凸
は、ワード線やコントロールゲートをフォトエッチング
などで形成するときのフォトレジスト膜の膜厚を不均一
にする。これにより、ワード線やコントロールゲートの
寸法が部分的に不均一になってトランジスタやワード線
の電気的な特性にばらつきを生ずる。斯る事情の下で、
ダミーワード線DWA,DWB及びダミーセルDC0〜
DC6をトランスファゲート回路TGCで分離されるメ
モリブロックMBa,MBbの端に配置することによっ
て、トランスファゲート回路TGC近傍におけるワード
線やコントロールゲートの寸法ばらつきを低減すること
ができる。
の複数化の各種態様
ト回路TGCの両側に夫々2個のメモリブロックを配置
することができる。このとき、望ましくは、Y選択回路
YSEL側のメモリブロックMBc及びメモリブロック
MBdを大メモリブロックとし、トランスファゲート回
路TGCの後段のメモリブロックMBb及びメモリブロ
ックMBaを小メモリブロックとする。例えば大メモリ
ブロックはプログラム格納用に利用され、小メモリブロ
ックはデータ格納用に利用される。
小メモリブロックは1本のワード線を持ち、順次2本、
3本、4本と増やすことができるが、一括消去可能な個
々のメモリブロックのワード線本数は適宜決定すること
ができ、また、個々のメモリブロックのサイズも適宜変
更して構成することができる。
本、2本、3本、4本、8本持つ相対的に小さなメモリ
ブロック群MBa〜MBeと、ワード線を夫々64本持
つ相対的に大きなメモリブロック群MBf,MBfを採
用するとき、上記項目〔16〕の説明から類推されるよ
うに、トランスファゲート回路TGCは、望ましくは大
メモリブロック群と小メモリブロック群との境界部分に
配置するとよい。
して主データ線と副データ線を採用する。主データ線D
L0〜DLkは全てのメモリブロックMBa〜MBcに
到達する。副データ線d0〜dkは個々のメモリブロッ
ク内だけに延在して、対応メモリブロックに含まれるメ
モリセルのドレインが結合される。このとき、主データ
線DL0〜DLkと副データ線d0〜dkとの接続は、
個々のメモリブロックに割当てられたトランスファゲー
ト回路TGCを介して行われる。このような構造は例え
ば2層アルミニウム配線構造によって簡単に実現でき
る。この主副データ線構造においては、メモリブロック
毎にトランスファゲート回路TGCが配置されるので、
書込み選択ブロックだけに書込み用データ線電位Vpを
与えることができるようになる。したがって、書込み非
選択メモリブロックのデータ線ディスターブ対策は更に
万全になる。
括消去可能なメモリブロックを配置する実施例が示され
る。XアドレスデコーダXADECのデコード信号はそ
の左右に出力される。そしてXアドレスデコーダXAD
ECの左右には、夫々に配置されたワード線を単位とし
てメモリブロックMBa〜MBc,MBa′〜MBc′
が構成される。個々のメモリブロックとしては前述の何
れかのメモリブロックを採用することができる。左右夫
々のメモリブロックは、Y選択回路YSEL,YSE
L′を介して8ビット単位でデータio0〜io7,i
o8〜io15の入出力が行われる。Xアドレスデコー
ダXADECの左側の出力とワード線WL0〜WLnと
の間には一対一対応でトランスファMOSトランジスタ
Tswが設けられ、同様にXアドレスデコーダXADE
Cの右側の出力とワード線WL0′〜WLn′との間に
は一対一対応でトランスファMOSトランジスタTs
w′が設けられている。更に各ワード線にはディスチャ
ージMOSトランジスタCsw,Csw′が配置されて
いる。制御回路DIVCONTは左右のトランスMOS
トランジスタTsw,Tsw′及びディスチャージMO
SトランジスタCsw,Csw′のスイッチ制御を行
う。制御回路DIVCONTは、特に制限されないが、
高電圧Vpp1とアドレス信号の最上位アドレスビット
Anを受け、その最上位アドレスビットAnの論理値に
したがってトランスファMOSトランジスタTsw,T
sw′及びディスチャージMOSトランジスタCsw,
Csw′を左右で相補的にスイッチ制御する。例えば、
最上位アドレスビットAnが論理1のときは右側のトラ
ンスファMOSトランジスタTsw′がオン状態で左側
のトランスファMOSトランジスタTswがオフ状態に
されて、右側のY選択回路YSEL′を介して書込みデ
ータが供給される。このとき、右側のディスチャージM
OSトランジスタCsw′はオフ状態で左側のディスチ
ャージMOSトランジスタCswはオン状態にされる。
最上位アドレスビットAnが論理0のときは左側のトラ
ンスファMOSトランジスタTswがオン状態で右側の
トランスファMOSトランジスタTsw′がオフ状態に
されて、左側のY選択回路YSELを介して書込みデー
タが供給される。このとき、右側のディスチャージMO
SトランジスタCsw′はオン状態で左側のディスチャ
ージMOSトランジスタCswはオフ状態にされる。左
右のY選択回路YSEL,YSEL′の選択動作はYア
ドレスデコーダYADECのデコード出力に従うが、前
記最上位アドレスビットAn若しくはこれと同等の信号
によって左右何れかのY選択回路YSEL,YSEL′
が活性化され、或は図示しない別の選択回路で書込みデ
ータなどの供給経路を左右何れか一方のY選択回路とす
る。尚、トランスファMOSトランジスタTsw,Ts
w′をオン状態にする信号電圧は書込みにおいて高電圧
とされ、そのための制御回路DIVCONTの一例は図
41に示される。図41における電圧Vpp1は後述す
る図52の電源回路を用いて発生できる。
しては、Xアドレスデコーダをワード線の一端側に配置
する構成を挙げることができる。この場合に、ワード線
を最小単位として規定されるメモリブロックのワード線
方向のサイズは図40の2倍になる。図40の構成をそ
の構成と比較すると、書込み時における選択ブロックの
ワード線ディスターブ時間の短縮に寄与する。すなわ
ち、図26を参照すると、書込み時の選択ブロック30
において、ワード線に高電圧Vppが印加され、データ
線に書込み電圧Vpの印加されていないメモリセルがあ
る。このように書込み選択ブロック30において、ワー
ド線選択状態でデータ線が非選択状態にされるメモリセ
ルでは、コントロールゲートとフローティングゲートと
の間の電位差が大きくなり、これにより、電荷がフロー
ティングゲートからコントロールゲートに放出されて、
メモリセルトランジスタのしきい値を不所望に下げよう
とする。これがワード線ディスターブであり、その状態
が長くなればなる程しきい値が低下していく。したがっ
て、データ線ディスターブと同様に、ワード線ディスタ
ーブ状態の続く時間(ワード線ディスターブ時間)は短
いほうが望ましい。この点において図40の構成は、書
込みが8ビット単位で行われるという前提に立てば、前
記比較の対象とした構成に比べて、書込み選択ブロック
においてワード線ディスターブ状態にさらされるメモリ
セルの数が半減される。これによってワード線ディスタ
ーブ時間の短縮に寄与する。
設けた実施例が示される。同図において夫々のメモリブ
ロックMBa,MBbには、欠陥ワード線を救済するた
めの冗長ワード線WRa,WRb、冗長データ線DR、
及び冗長メモリセルRCを配置してある。このようにメ
モリブロックMBa,MBbに冗長ワードを設けておけ
ば、欠陥ワードを救済したとき、その救済された欠陥ワ
ードが属するメモリブロックと同一ブロック内の冗長ワ
ードを用いてその欠陥ワードを救済することができる。
例えば、メモリブロックMBaのワードに欠陥がある場
合にそのワードを当該メモリブロックMBa内の冗長ワ
ードWRaで救済できる。これにより、欠陥ワードを冗
長ワードで代替しても、その冗長ワードに対しても全く
同じ条件で上記データ線ディスターブ対策を施すことが
できる。また、冗長ワードとしては図43に示されるよ
うに冗長専用のメモリブロックMBrd,MBrd′を
設けることも可能である。
イムプログラマブル領域化(OTP−フラッシュ)する
実施例が示される。ワンタイムプログラマブル領域化と
は、所望のデータの書込みを1回限りにすることをい
う。同図においてメモリブロックMBc及びメモリブロ
ックMBdがワンタイムプログラマブル領域化されたメ
モリブロックである。ワンタイムプログラマブル領域化
されたメモリブロックMBc,MBdそれ自体はその他
のメモリブロックの構成と何等変りない。特定のメモリ
ブロックをワンタイムプログラマブル領域化するには、
当該メモリブロックの書き換えを選択的に抑制できるよ
うにすればよい。例えば、ワンタイムプログラマブル領
域化の対象とされるメモリブロックを指定するための消
去レジスタの指定ビットを不揮発性記憶素子で非選択レ
ベルに強制できるようにすると共に、当該メモリブロッ
クのワード線に書込み電圧を供給する経路を不揮発性記
憶素子で切断できる様にする。これにより、ワンタイム
プログラマブル領域化されたメモリブロックとその他の
メモリブロックは、Xアドレスデコーダ、Yアドレスデ
コーダ、及びデータ線を共有することができる。このと
き、前記不揮発性記憶素子としてはフラッシュメモリの
メモリセルトランジスタと同様のトランジスタを利用す
るのが最も簡単である。なお、書込み動作において、ワ
ンタイムプログラマブル領域化されたメモリブロックの
ソース線Vsc,Vsdには前記データ線ディスターブ
阻止電圧Vddiを与えて、そのメモリブロックのデー
タ線ディスターブ不良を防止する。このように、部分的
にメモリブロックをワンタイムプログラマブル領域化で
きるようにすれば、一旦書き込んだ後にデータが不所望
に書き換えられてしまうような事態を未然に防止するこ
とができる。例えば、ワンタイムプログラマブル領域化
されたメモリブロックはプログラム保持領域として、或
は改竄を未然に防止する必要性のあるデータ保持領域と
して利用することができる。
タイムプログラマブル領域化する構成に代えて、一部の
メモリブロックをマスクROM化する構成が示される。
同図においてメモリブロックMBc及びメモリブロック
MBdがマスクROM化された領域である。この構成を
採用することにより当該メモリブロックMBc,MBd
に対する書込みは一切不可能にされる。書込み時におい
て、マスクROM化されたメモリブロックMBc,MB
dに対しては、そのワード線に書込み用高電圧が印可さ
れることを禁止すると共に、ソース線Vsc,Vsdを
電圧Vddiなどによってバイアスする。消去時には、
当該メモリブロックMBc,MBdの共通ソース線Vs
c,Vsdに消去用の高電圧が印可されることを禁止す
る。
ウト構成の一例が示される。同図に示されるレイアウト
構成は、メモリブロックMBaとメモリブロックMBb
との間に前記トランスファゲート回路TGCを配置して
いない例である。同図においてメモリセルは、ワード線
と一体のコントロールゲート11と、その下部に分離形
成されたフローティングゲート(fg)8と、N型半導
体領域13及びP型半導体領域14から成るドレイン
と、N型半導体領域13及びN型半導体領域15から成
るソースから構成される。各メモリセルは、厚いフィー
ルド絶縁膜4によって相互に分離されている。それぞれ
のワード線WL0〜WLi+2は相互に分離されて図の横
方向に平行に形成されている。データ線DL0〜DL8
は第1層目アルミニウム層(Al1)のような第1配線
層23により形成され、それぞれ分離されて、ワード線
と交差的な配置を以って図の縦方向に平行に設けられて
いる。データ線はコンタクト(CONT)22を介し
て、隣接するメモリセルに共通のドレインに接続され
る。メモリセルのソースはワード線に平行なN型半導体
領域13及び15によって構成されており、8ビット毎
にコンタクト22を介して第1配線層23によって構成
されるソースラインSLに接続されている。このソース
ラインSLはデータ線DL0〜DL8に平行である。そ
れぞれのメモリブロック内のソースラインSLはブロッ
ク端で切断され、隣接メモリブロックのソースラインS
Lと分離されている。これに対してデータ線DL0〜D
L8は隣接ブロックを貫通して延在している。一つのメ
モリブロック内のそれぞれのソースラインSLは、ブロ
ック端でスルーホール(TC)25を介して第2層目ア
ルミニウム層のような第2配線層(Al2)から成る共
通ソースラインSA,SBに接続される。共通ソースラ
インSA,SBはワード線と平行に、フィールド酸化膜
4の下に配置されている。このようにして各メモリブロ
ック単位でソースラインが分離される。尚、共通ソース
ラインSA,SBはブロック端の両側に配置したり、或
はメモリブロックの中央部に配置したりすることも可能
である。また、図示はしないが、それぞれのワード線は
16ビット毎にワード線の上部に配置された第2配線層
26にシャントされて、ワード線の遅延成分を低減して
いる。
ァゲート回路を設けたときのレイアウト構成例が示され
る。トランスファゲート回路は、隣接メモリブロックM
Ba,MBbの夫々の共通ソースラインSA,SBの間
に、第1導体層8をゲート電極とする高耐圧Nチャンネ
ル型MOSトランジスタとしてのトランスファMOSト
ランジスタT0〜T8を配置して構成される。この場合
に、データ線はメモリブロックMBaとメモリブロック
MBbの隣接端部で切断されている。相互に切断端部が
対向する一方のデータ線の切断端部はコンタクト22を
介してトランスファMOSトランジスタT0〜T8のド
レインに接続され、他方データ線の切断端部はコンタク
ト22を介してトランスファMOSトランジスタT0〜
T7のソースに接続される。対向する夫々のメモリブロ
ックの端に位置するメモリセルはダミーセルとして利用
され、この例では、ソースをフローティングにしてい
る。図48には前記図47の構成に対してダミーセルの
ドレインをフローティングにした構成が示されている。
タT0〜T7のサイズを実質的に大きくしたレイアウト
構成例が示される。この例では、トランスファMOSト
ランジスタT0〜T7のゲート幅を増やして、そのトラ
ンスファMOSトランジスタT0〜T7によるデータ線
電位の低下を防止している。すなわち、図49の例では
メモリブロックMBa側にトランスファMOSトランジ
スタT0,T2,T4,T6をワード線に平行に配置
し、メモリブロックMBb側にはトランスファMOSト
ランジスタT1,T3,T5,T7をワード線に平行に
配置する。そして、メモリブロックMBb側から延在す
るデータ線DL0はトランスファMOSトランジスタT
1の上を通過してトランスファMOSトランジスタT0
に結合され、メモリブロックMBa側から延在するデー
タ線DL0はトランスファMOSトランジスタT0に結
合される。メモリブロックMBa側から延在する隣のデ
ータ線DL1はトランスファMOSトランジスタT0の
上を通過してトランスファMOSトランジスタT1に結
合され、メモリブロックMBb側から延在するデータ線
DL1はトランスファMOSトランジスタT1に結合さ
れる。その他のトランスファMOSトランジスタも同様
にしてデータ線に結合される。トランスファMOSトラ
ンジスタの縦積み個数は上述の2個に限定されず、最大
ではソースラインSL間のデータ線の数だけ縦積みでき
る。
たフラッシュメモリの全体
ック化され且つデータ線ディスターブ対策が施されたフ
ラッシュメモリ全体の一実施例ブロック図が示される。
同図に示されるフラッシュメモリはマイクロコンピュー
タに内蔵される。同図において210は前記図11など
で説明した2層ゲート構造の絶縁ゲート型電界効果トラ
ンジスタによって構成されたメモリセルをマトリクス配
置したメモリアレイである。このメモリアレイARYは
図25で説明した構成と同様に、メモリセルのコントロ
ールゲートはそれぞれ対応するワード線に接続され、メ
モリセルのドレイン領域はそれぞれ対応するデータ線に
接続され、メモリセルのソース領域はワード線を単位と
して規定されるメモリブロックMB1〜MBn毎に共通
のソース線SL1〜SLnに接続されている。各メモリ
ブロックのソース線SL1〜SLnは、夫々個別的に消
去回路ERS1〜ERSnに接続される。同図において
n個のメモリブロックMB1〜MBnが示されている
が、それらのメモリブロックは、例えば前記図18に示
されるように、相対的にそれぞれの記憶容量が大きな7
個の大メモリブロック(大ブロック)LMB0乃至LM
B6と、相対的にそれぞれの記憶容量が小さな8個の小
メモリブロック(小ブロック)SMB0乃至SMB7と
に分割することができる。前記大メモリブロックはプロ
グラム格納領域又は大容量データ格納領域などに利用さ
れる。小メモリブロックは小容量データ格納領域などに
利用される。
及びアドレスラッチ回路であり、その入力はマイクロコ
ンピュータの内部アドレスバスに結合される。201は
アドレスバッファ及びアドレスラッチ回路200にラッ
チされたロウアドレス信号(Xアドレス信号)を解読し
てワード線を駆動するXアドレスデコーダ(XADE
C)である。例えば、データ読出し動作においてXアド
レスデコーダ201は5Vのような電圧で所定のワード
線を駆動し、データの書込み動作では12Vのような高
電圧で所定のワード線を駆動する。データの消去動作で
はXアドレスデコーダ201の全ての出力は0Vのよう
な低い電圧レベルにされる。202は前記アドレスバッ
ファ及びアドレスラッチ回路201にラッチされたYア
ドレス信号を解読するYアドレスデコーダ(YADE
C)である。203はYアドレスデコーダ202から出
力されるデータ線選択信号に従ってデータ線を選択する
Y選択回路(YSEL)である。データ線とY選択回路
との関係は前記図25で説明したように1メモリマット
が1I/Oに対応される。特に制限されないが前記メモ
リアレイは16メモリマットに分割されている。このと
き夫々のメモリブロックMB1〜MBnは16個のメモ
リマットにまたがっている。204は、データ読出し動
作においてY選択回路203で選択されたデータ線から
の読出し信号を増幅するセンスアンプ(SAMP)であ
る。本実施例に従えば、各メモリマットからの出力ビッ
トに対応して16個の増幅回路を含んで構成される。2
05はセンスアンプ204の出力を保持するデータ出力
ラッチ(DOLAT)である。206はデータ出力ラッ
チ205が保持するデータを外部に出力するためのデー
タ出力バッファ(DOBUFF)である。データ出力バ
ッファ206の出力はマイクロコンピュータの16ビッ
ト内部データバスにビット対応で結合される。この例に
従えば、読出しデータは最大2バイトとされる。207
は外部から供給される書込みデータを取り込むためのデ
ータ入力バッファ(DIBUFF)である。データ入力
バッファ207から取り込まれたデータはデータ入力ラ
ッチ(DILAT)208に保持される。データ入力ラ
ッチ208に保持されたデータが”0”のとき、書込み
回路(WRIT)209はY選択回路203で選択され
たデータ線に書込み用高電圧を供給する。この書込み用
高電圧はXアドレス信号に従ってコントロールゲートに
高電圧が印加されるメモリセルのドレインに供給され、
これによって当該メモリセルが書込みされる。
されたメモリブロックのソース線に消去用高電圧を供給
してメモリブロックの一括消去を行う。どの消去回路に
消去動作をさせるかは、消去ブロック指定レジスタ23
1の設定ビットによって制御される。消去ブロック指定
レジスタ231は図19で説明したレジスタMBREG
1,MBREG2に対応される。書込み時において消去
回路ERS1〜ERSnは、図26で説明したように、
書込み選択ブロックに対してはそのソース線にグランド
電位GNDを与えられるが、書込み非選択ブロックのソ
ース線には、データ線ディスターブ阻止電圧Vddiを
与える。この制御は書込み時非選択ブロック指定回路2
30が行う。書込み時非選択ブロック指定回路230
は、アドレスバッファ及びアドレスラッチ回路200か
ら出力されるXアドレス信号を受け、これをデコードし
て、書込み時における選択ブロックを判定し、書込み選
択ブロックの消去回路にはグランド電位GNDの印加を
指示し、書込み非選択ブロックの消去回路にはデータ線
ディスターブ阻止電圧Vddiの印加を指示する。
リFMRYにおけるデータ読出し動作のタイミング制
御、及び書込み消去のための各種タイミングや電圧の選
択制御などを行う制御回路である。
される。この制御回路240は、電源回路241、メモ
リ・リード・ライト制御回路242、レジスタ制御回路
243、及び制御レジスタ244を有する。制御レジス
タ244は図19で説明したプログラム/イレーズ制御
レジスタPEREGなどを有する。制御レジスタ244
から出力される消去信号E、書込み信号W、消去ベリフ
ァイ信号EV、書込みベリファイ信号WVは、前記プロ
グラム/イレーズ制御レジスタPEREGのEビット、
Pビット、EVビット、PVビットに対応される。図1
9で説明したように消去・書き込動作は、プログラム/
イレーズ制御レジスタPEREGの設定内容にしたがっ
て制御される。前記レジスタ制御回路243は、コント
ロールバスを介して供給されるリード・ライト信号R/
W1などに基づいて、前記制御レジスタ244に含まれ
るプログラム/イレーズ制御レジスタPEREG、及び
消去ブロック指定レジスタ231(MBREG1,MB
REG2)のリード・ライト制御を行う。前記メモリ・
リード・ライト制御回路242は、コントロールバスを
介して供給されるリード・ライト信号R/W2などに基
づいて、データ入力バッファ207、データ入力ラッチ
回路208、データ出力バッファ206、データ出力ラ
ッチ回路205、アドレスバッファ及びアドレスラッチ
回路200の動作を制御すると共に、前記電源回路24
1の動作を制御する。電源回路241は、5Vのような
電源電圧Vccと12Vのような高電圧Vppを受け、
制御レジスタ244に含まれるプログラム/イレーズ制
御レジスタPEREGの設定ビット並びにメモリ・リー
ド・ライト制御回路242の出力制御信号にしたがっ
て、電圧Vpp1,VppS,Vcc1を形成する。
図が示される。この電源回路241は、基準電圧発生回
路2410、デコーダ駆動電源回路2411、ソース回
路駆動電源回路2412、及びセンスアンプ駆動電源回
路2413によって構成される。基準電圧発生回路24
10は、高電圧を抵抗分圧して基準電圧V1及びV2を
発生する。デコーダ駆動電源回路2411は、フラッシ
ュメモリの動作状態に応じてワード線の駆動電圧を決定
するための電圧Vpp1を発生する。フラッシュメモリ
の動作状態は、前記制御レジスタ244やメモリ・リー
ド・ライト制御回路242からの制御信号2414によ
って伝達され、これによって内部のスイッチ回路が制御
されて電圧Vpp1の値が動作状態に応じて最適化され
る。内部の動作状態に対する電圧Vpp1の出力波形の
一例は図53に示される。尚、デコーダ駆動電源回路2
411はしきい値に対する電源電圧Vccの低下を検出
する検出回路2415と、電源電圧Vccの低下が検出
されたときにその電源電圧を昇圧する昇圧回路2416
とを有している。この昇圧電圧は、低電圧動作時におけ
る読出し動作のときに利用される。ソース回路駆動電源
回路2412はソース線の駆動などに利用される電圧V
ppSを制御信号2414に従って発生する。センスア
ンプ駆動電源回路は2413はセンスアンプの駆動電圧
などに利用される電圧をVcc1を制御信号2414に
したがって発生する。フラッシュっメモリの内部状態に
対する前記電圧VppS及びVcc1の電圧波形は図5
3に示される。
ダ201の一例が示される。同図にはワード線1本分に
対応される構成が代表的に示される。Xアドレス信号は
プリデコーダ2010とその出力をデコードするデコー
ド部2011と、デコード部2011の出力に基づいて
ワード線を駆動する駆動部2012から成る。プリデコ
ーダ2010及びデコード部2011は5V系のような
電源電圧Vccで動作される。駆動部2012は前記電
圧Vpp1のような電圧で駆動される高圧駆動系とされ
る。2013は5V系と高圧系を分離するため高耐圧N
チャンネル型MOSトランジスタである。
ランスファゲート回路TGCを採用する場合、前記大メ
モリブロックLMB0乃至LMB6は図50のメモリブ
ロックMB1〜MB7に対応され、小メモリブロックS
MB0乃至SMB7は図50のメモリブロックMB8〜
MBnに対応される。そしてトランスファゲート回路T
GCは図50において、特に図示はしないが、メモリブ
ロックMB7とMB8の間に配置される。図54の
(B)にはそのトランスファゲート回路TGCのスイッ
チ信号DTを生成する選択回路250の一例が示され
る。選択回路250は、前記電圧Vpp1、アドレス信
号、書込み信号を受け、大メモリブロックに対する書込
みに際して前記トランスファゲート回路TGCをカット
・オフする。すなわち、信号DTは、特に制限されない
が、大メモリブロックの書込みに際してはグランド電位
に対応される0V、それ以外は電圧Vpp1にされる。
図56にはその動作タイミングチャートが示される。消
去回路ERS1〜ERSnには前記電圧VppSと電源
電圧Vddが動作電圧として供給される。同図に示され
る信号E/W*は書込み又は消去時に0レベルにされる
信号である。図55の消去回路に供給される消去ブロッ
ク指定レジスタからのビットが1レベル(消去指定レベ
ル)のとき、消去信号Eも1レベルになって、ソース線
への供給電圧Vsは前記電圧VppSにされる。消去時
における電圧VppSは図53でも説明したとおりVp
pとされる。これにより、一括消去選択ブロックではメ
モリセルの一括消去が行われる。図55の消去回路に供
給される書込み時非選択ブロック指定回路からの制御信
号が1レベル(書込み時非選択ブロックの指示レベル)
のとき、書込み信号Wも1レベルになって、ソース線へ
の供給電圧Vsは前記電圧VppSにされる。書込み時
における電圧VppSは3.5Vのようなデータ線ディ
スターブ阻止電圧Vddiとされる。これにより、書込
み時における非選択ブロックではデータ線ディスターブ
が阻止される。
モリにおける一連の消去関連動作のタイミングチャート
が示され、図58には図50に示されるフラッシュメモ
リにおける一連の書込み関連動作のタイミングチャート
が示される。夫々のタイミングチャートを説明する前
に、先ずそれらの図に示される制御信号について説明す
る。理解を容易化するために必要であると考えられるの
で、ここでの説明では図17の説明と一部重複する内容
がある。制御信号FLMは、フラッシュメモリFMRY
の動作モードを指定する信号であり、その”0”が第1
動作モードを指定し、”1”が第2動作モードを指定す
る。この信号FLMは、例えば前記モード信号MD0乃
至MD2に基づいて形成される。制御信号MS−FLN
は、フラッシュメモリFMRYの選択信号であり、そ
の”0”が選択を指示し、”1”が非選択を指示する。
制御信号MS−MISNは、プログラム/イレーズ制御
レジスタPEREGと消去ブロック指定レジスタMBR
EG1,MBREG2などの内部レジスタの選択信号で
ある。何れを選択するかはアドレス信号PABmによっ
て決定される。M2RDNはメモリリードストローブ信
号、M2WRNはメモリライトストローブ信号、MRD
Nはフラッシュメモリ内蔵レジスタのリード信号、MW
RNはフラッシュメモリ内蔵レジスタのライト信号であ
る。尚、メモリライトストローブ信号M2WRNは、メ
モリセルに書込むべきデータをデータ入力ラッチ回路D
ILATに書込むためのストローブ信号とみなされる。
メモリセルへの実際の書込みは前記プログラム/イレー
ズ制御レジスタPEREGのPビットをセットすること
によって開始される。
るようにセットアップイレーズ、イレーズ、イレーズベ
リファイに大別される。セットアップイレーズは、一括
消去すべきメモリブロックを指定するためのデータを消
去ブロック指定レジスタに書き込む動作と、プログラム
/イレーズ制御レジスタPEREGのEビットに論理1
のビット(フラグ)を書き込む動作とされる。イレーズ
はメモリブロックの一括消去動作であり、Eビットに1
をセットすることによって開始される。消去動作の具体
的な処理手順は図23で説明した内容と同じである。イ
レーズベリファイはEビットのクリアによって開始さ
れ、図23で説明した内容に従って、先頭アドレスから
バイト単位で順次ベリファイが行われる。
れるようにセットアッププログラム、プログラム、プロ
グラムベリファイに大別される。セットアッププログラ
ムは、書き込むべきデータをデータ入力ラッチ回路に書
き込む動作と、書き込すべきメモリアドレスをアドレス
バッファ及びアドレスラッチ回路に誇示させる動作と、
プログラム/イレーズ制御レジスタPEREGのPビッ
トに論理1のビット(フラグ)を書き込む動作とされ
る。プログラムは、データ入力ラッチ回路に書き込んだ
データにしたがって、ラッチしたアドレスで指定される
メモリセルを書き込する動作であり、Pビットに1をセ
ットすることによって開始される。書込み動作の具体的
な処理手順は図22で説明した内容と同じである。プロ
グラムベリファイはPビットのクリアによって開始さ
れ、図22で説明した内容に従って、先頭アドレスから
バイト単位で順次ベリファイが行われる。
は、第1動作モード及び第2動作モードの何れにおいて
も基本的に同じであり、前記項目〔3〕及び〔4〕で説
明した手法を採用することができる。また、汎用PRO
Mライタを用いて書き換えを行うとき、予めマイクロコ
ンピュータ内蔵のマスクROMなどに用意した書き換え
支援制御プログラムを利用してマイクロコンピュータ内
蔵のCPUやその他のロッジクに一部の処理を負担させ
ることも可能である。図50に示されるフラッシュメモ
リは、図1乃至図4で説明したマイクロコンピュータM
CUに適用することができることはいうまでもなく、ま
た、単体のフラッシュメモリチップとしても構成するこ
とができる。
若しくはこれを内蔵するマイクロコンピュータを構成す
るための各種トランジスタの製造過程におけるデバイス
の縦断面が示される。各図に示されるトランジスタは、
図の左側から順番に、フラッシュメモリのメモリセルト
ランジスタ、フラッシュメモリの書込み消去に使用する
高耐圧NMOS及びPMOS、CPU等の周辺ロジック
を形成するロジック系NMOS及びPMOS、フラッシ
ュメモリの書込み消去又は読出し時の基準電圧発生に使
用するツェナーダイオードの6種類とされる。
ル2、P型ウェル3を形成する。
でP型チャネルストッパー層5を形成する。 そして、高耐圧のNMOS(Nチャンネル型MOSト
ランジスタ)及びPMOS(Pチャンネル型MOSトラ
ンジスタ)の第1ゲート絶縁膜6を形成する。ゲート絶
縁膜6は熱酸化法により850〜950°Cの温度で3
0〜50nmとなるように形成する。
領域の前記第1のゲート絶縁膜6を除去し、P型半導体
基板1の表面を露出させる。
程度の絶縁膜を形成する。 そして、で説明した絶縁膜をウェットエッチングに
より除去する。これにより、前記(C)のホトレジス
ト等のマスク除去時に、フラッシュメモリ形成領域のP
型半導体基板1の表面露出部に付着又は侵入した汚染を
除去することができる。 新たに、フラッシュメモリのトンネル絶縁膜7を形成
する。トンネル絶縁膜7は熱酸化法により800〜85
0°Cの温度で8〜12nmとなるように形成する。こ
のとき、第1ゲート絶縁膜6は前記(D)〜の工程
を通過するので、20〜40nmの膜厚になる。 次に、フラッシュメモリのフローティングゲート電極
と高耐圧NMOS及びPMOSのゲート電極となる第1
導体層8を形成する。第1導体層8は640°程度の温
度で堆積した200nm程度の膜厚の多結晶シリコン
に、熱拡散でリンを拡散してρs=60〜100Ω/□
となるように形成する。フラッシュメモリの消去バラツ
キを低減するためには、多結晶シリコンの粒径を小さく
することが必要であり、熱拡散の温度を900°C以下
にして、粒径を0.1μm以下にする。
トロールゲート電極の間の層間絶縁膜9を形成する。層
間絶縁膜9は、酸化シリコン膜と窒化シリコン膜の積層
膜であり、第1導体層8側から、酸化シリコン膜/窒化
シリコン膜の2層膜と、酸化シリコン膜/窒化シリコン
膜/酸化シリコン膜/窒化シリコン膜の4層膜である。
ここで、第1導体層8上部の前記酸化シリコン膜は熱拡
散により850〜950°の温度で10〜20nmの膜
厚に形成する。前記酸化シリコン膜上部の窒化シリコン
膜はCVD法により20〜30nmの膜厚に形成する。
前記4層膜の場合に前記窒化シリコン膜の酸化シリコン
膜は熱酸化法により900〜950°の温度で2〜5n
mの膜厚に形成する。そして前記2〜5nmの酸化シリ
コン膜上部の窒化シリコン膜はCVD法により10〜1
5nmの膜厚に形成される。上記2層膜と4層膜の全膜
厚は、酸化シリコン膜換算で20〜30nmとなるよう
に形成する。 ホトレジスト等をマスクにして、ロジック系NMOS
及びPMOSとツェナーダイオード形成領域の前記層間
絶縁膜9を除去する。 前記補とレジスタ等のマスクを除去する。 前記層間絶縁膜9の最上部の窒化シリコン膜をマスク
にして、ウェットエッチングにより、ロジック系NMO
S及びPMOSとツェナーダイオード形成領域の前記第
1ゲート絶縁膜を除去し、P型半導体基板1の表面を露
出する。
着又は侵入した汚染を除去する。このとき、熱酸化法に
より800〜850°Cで10〜20nmの絶縁膜を形
成する。 そして、ロジック系NMOS及びPMOSのゲート絶
縁膜となる第2ゲート絶縁膜10を形成する。第2ゲー
ト絶縁膜10は熱酸化法により800〜850°Cのウ
エット雰囲気で10〜20nmの膜厚に形成する。 次に、フラッシュメモリのコントロールゲート電極と
ロジック系NMOS及びPMOSのゲート電極となる第
2導体層11を形成する。第2導体層は下側から順次、
多結晶シリコン膜/高融点金属シリサイド膜/酸化シリ
コン膜の積層構造となっている。ここで、前記多結晶シ
リコン膜は、640°C程度の温度で堆積した100〜
200nmの膜厚の多結晶シリコンに900°C以下の
熱拡散でリンを拡散したρs=60〜100Ω/□の膜
を用いる。前記高融点金属シリサイド膜は、CVD法又
はスパッタ法で形成したWSix膜(x=2.5〜3.
0)であり、100〜150nmの膜厚で、熱処理後に
ρs=2〜15Ω/□となるように形成する。前記酸化
シリコン膜は、CVD法で100〜150nmの膜厚に
形成する。この酸化シリコン膜は実際のコントロールゲ
ート電極またはゲート電極となる多結晶シリコン膜/高
融点金属シリサイド膜の保護膜であり、イオン注入ある
いはドライエッチング等のダメージから高融点金属を保
護する。 ホトレジスト等をマスクとして、ドライエッチングに
よりフラッシュメモリのコントロールゲート電極11/
層間絶縁膜9/フローティングゲート電極8を自己整合
的に形成する。 前記のドライエッチングによりダメージを受けたト
ンネル絶縁膜7を第1導体層8、第2導体層11をマス
クにしてウェットエッチングにより除去し、フラッシュ
メモリのソース及びドレイン形成領域のP型半導体基板
1の表面を露出する。 そして、絶縁膜12を全面に形成する。絶縁膜12は
保護膜であり、CVD法により、酸化シリコン膜を10
〜20nmの膜厚で形成する。 第2導体層11をマスクにして、フラッシュメモリの
ソース及びドレイン領域にN型半導体領域13とP型半
導体層14を形成する。ここで、前記N型半導体領域1
3は、イオン注入法によりヒ素を50〜80kevの加
速エネルギーで1×1015cm-2程度注入して形成す
る。前記P型半導体層14は、イオン注入法によりボロ
ンを20〜60kevの加速エネルギーで1×1013〜
1×1014cm-2注入して形成する。
よりロジック系NMOS及びPMOSのゲート電極を形
成する。このとき、フラッシュメモリ領域はマスクで覆
われているのでエッチングされない。また高耐圧のNM
OS及びPMOSそしてツェナーダイオード形成領域の
第2導体層11を除去する。 ホトレジスト等のマスクを除去した後、900〜95
0°C程度の熱処理により、第2導体層11の高融点金
属シリサイドを低抵抗化(ρs=2〜15Ω/□)とす
る。 次に、ホトレジスト等をマスクにして、フラッシュメ
モリのソース領域にN型半導体領域15を形成する。N
型半導体領域15はイオン注入法によりリンを加速エネ
ルギー50〜80kevで5×1015cm-2程度注入し
て形成する。 そして、950°C程度で30分〜2時間程度の熱処
理によりN型半導体領域15を熱拡散させ、ソース領域
のP型半導体層14を覆ってしまう。これによりドレイ
ン領域は、N型半導体領域13としきい値制御及び書込
み効率向上用のP型半導体層14の2重構造となる。ソ
ース領域は、ヒ素によるN型半導体領域13と消去時の
ソース耐圧向上のためのリンによるN型半導体領域15
の2重構造となる。なお、消去法として、フラッシュメ
モリのコントロールゲート電極11にP型半導体基板1
に対して負バイアスを印加し、フローティングゲート電
極8の下部のチャネル領域全面で行うセクタ消去の場合
には、ソース側のN型半導体領域15の形成は不要であ
る。 ホトレジスト等をマスクにして、イオン注入法により
リンを加速エネルギー50kevで2〜4×1013cm
-2注入し、N型半導体領域16を形成する。 全面に、イオン注入法により、ボロンを加速エネルギ
ー15kevで1〜2×1013cm-2注入し、P型半導
体領域17を形成する。NMOS領域にもボロンが注入
されるが、リンの濃度が高いので、実質的にN型半導体
として働く。
ドライエッチングによりサイドウォール18を形成す
る。 ホトレジスト等をマスクにしてイオン注入法により、
ヒ素を加速エネルギー60kevで1〜5×1015cm
-2注入し、N型半導体領域19を形成すると共に、ボロ
ンを加速エネルギー15kevで1〜2×1015cm-2
注入し、P型半導体領域20を形成する。ツェナーダイ
オードはN型半導体領域19とP型半導体領域20とか
ら形成され、3〜4Vのツェナー電圧になる。
150nm程度の膜厚の酸化シリコン膜と400〜50
0nmの膜厚のBPSG膜で形成する。 コンタクトホール22で形成した後、第配線層23を
形成する。第1配線層23は高融点金属シリサイドとア
ルミニウムとの積層膜で形成する。第1配線層23はフ
ラッシュメモリのデータ線、ソース線としても使用され
る。 第1配線層23上部に絶縁膜24を形成する。絶縁膜
24はプラズマCVD法で形成した酸化シリコン膜/ス
ピン・オン・グラス膜/プラズマCVD法で形成した酸
化シリコン膜の積層膜である。 スルーホール25を形成した後、第2配線層26を形
成する。第2配線層26は第1配線層23と同様の膜構
造である。第2配線層26はフラッシュメモリのワード
線となる第2導体層11のシャントに使用されている。 ファイナルパッシベーション膜27を形成して完成す
る。ファイナルパッシベーション膜27はCVD法又は
プラズマCVD法で形成した酸化シリコン膜とプラズマ
CVD法で形成した窒化シリコン膜の積層膜である。
/ウェルの構造
6に示される電圧条件が考えられる。このとき、セクタ
消去(半導体基板に対しコントロールゲート電極に負バ
イアスを印加)を採用するときに、負バイアスの発生が
回路的に複雑な場合、コントロールゲート電極=GN
D、基板部=正バイアスとして、実効的に負バイアス消
去を行うことができる。このときは、フラッシュメモリ
セルの形成領域の基板部の分離が必要になる。そのため
の半導体基板及びウェル構造を図67乃至図69にした
がって夫々説明する。
ェル3を形成して分離を行う。そのためには、図67に
示されるように、P型半導体基板1の代わりにN型半導
体基板101を使用する。 (B);図68に示される構造 2重ウェル構造(P型ウェル3/N型ウェル2/P型半
導体基板1)により分離する。この場合には、 P型半導体基板1の一主面にN型ウェル2を形成す
る。このとき、フラッシュメモリ形成領域にもN型ウェ
ル2を形成し、さらに、 N型ウェル2よりも浅くなるようにP型ウェル3を形
成する。 (C);図69に示される構造 2重ウェル構造(P型ウェル3/N型ウェル102/P
型半導体基板1)により分離する。この場合には、 P型半導体基板1の一主面のフラッシュメモリ形成領
域に深いN型ウェル102を形成し、 それ以下の製造方法としては図67の場合と同じとす
る。
る。
のシステムに実装する前のような段階で最初に当該マイ
クロコンピュータMCUが内蔵するフラッシュメモリF
MRYに情報を書き込むようなときは、第2動作モード
を指定することにより、PROMライタPRWのような
外部書込み装置の制御によって能率的に情報の書込みを
行うことができる。また、マイクロコンピュータMCU
に第1動作モードを指定することにより、当該マイクロ
コンピュータMCUがシステムに実装された状態でその
フラッシュメモリFMRYの記憶情報を書換えることが
できる。このとき、一括消去機能により書換え時間の短
縮を図ることができる。
一括消去可能な単位として相互に記憶容量の相違される
複数個のメモリブロック(LMB,SMB)を設けてお
くことにより、夫々のメモリブロックにはその記憶容量
に応じて例えばプログラム、データテーブル、制御デー
タなどを保持させることができる。すなわち、相対的に
情報量の大きなデータは相対的に記憶容量の大きなメモ
リブロックに、相対的に情報量の小さなデータは相対的
に記憶容量の小さなメモリブロックに書き込んでおくこ
とができる。換言すれば、記憶すべき情報量に見合う記
憶容量のメモリブロックを利用することができる。した
がって、プログラム領域にはちょうど良いがデータ領域
には消去単位が大きすぎて使いにくかったりする事態を
防止することができる。また、フラッシュメモリの保持
情報の一部書換えのために所要のメモリブロックを一括
消去しても、実質的に書換えを要しない情報群も併せて
消去した後で再び書き戻すと言うような無駄を極力防止
することができる。
RAMの記憶容量以下に設定されたメモリブロックを設
けておくことにより、内蔵RAMをメモリブロック書換
えのための作業領域若しくはデータバッファ領域として
利用できるようになる。
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵RAMに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のRAM上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。
小メモリブロックに対してもさほど短くならないから、
マイクロコンピュータMCUによる制御動作に同期して
リアルタイムにフラッシュメモリそれ自体を書換えるこ
とはできないが、内蔵RAMをメモリブロック書換えの
ための作業領域若しくはデータバッファ領域として利用
することにより、リアルタイムに書換えたとのと同じデ
ータを結果的にメモリブロックに得ることができる。
定情報を書換え可能に保持するためのレジスタMBRE
GをフラッシュメモリFMRYに内蔵させることによ
り、一括消去すべきメモリブロックをマイクロコンピュ
ータMCUの内外(内蔵中央処理装置,外部PROMラ
イタ)から同じ様な手順で容易に指定できる。
クロコンピュータMCUに内蔵されたフラッシュメモリ
FMRYの使い勝手を向上させることができる。
ータの1ビットは一つのメモリマットに対応される。こ
のような1メモリマットで1I/Oとされる構成を採用
することにより、コモンデータ線CDを各メモリマット
毎に分断することができ、全部のメモリマットを貫通す
るように長い距離を以って延在させなくても済むように
なるから、コモンデータ線CDの寄生容量を小さくする
ことができ、アクセスの高速化並びに低電圧動作化に寄
与する。
クを規定すると、メモリアレイARY全体における最小
メモリブロックの記憶容量はワード線1本分の記憶容量
になる。これはフラッシュメモリの並列入出力ビット数
が何ビットでも変わらない。したがって、ワード線を単
位としてメモリブロックを規定した方が、最小メモリブ
ロックの記憶容量を小さくすることが容易であり、特に
マイクロコンピュータに内蔵されるようなバイト或はワ
ード単位でデータの入出力が行われるようなメモリの場
合には、メモリブロックの最小サイズは格段に小さくさ
れる。これにより、マイクロコンピュータに内蔵される
ようなフラッシュメモリの使い勝手の一層の向上、さら
にはメモリブロック単位での小規模データの書換え能率
向上に寄与する。
込の非選択ブロックにおいて、メモリセルのソースに
3.5Vのような電圧Vddiを与えて、ソース側の電
位を上げると、メモリセルトランジスタのしきい値が減
少するデータ線ディスターブを防止することができる。
には、データ線ディスターブ時間を極力短くすることが
有効である。このとき、記憶容量の大きなメモリブロッ
クの書換えに伴う書込みに起因して小さなメモリブロッ
クが受けるデータ線ディスターブ時間は、その逆の場合
に比べて相対的に大きくなる。これに着目すると、トラ
ンスファゲート回路TGCをはさんでY選択回路YSE
L側のメモリブロックMBbを相対的に記憶容量の大き
な大メモリブロックとし、反対側のメモリブロックMB
aを相対的に記憶容量の小さな小メモリブロックとす
る。これにより、メモリブロックMBaの書込みに起因
してメモリブロックMBbのメモリセルが受けるデータ
線ディスターブ時間は、メモリブロックMBaが大メモ
リブロックでメモリブロックMBbが小メモリブロック
の場合に比べ、メモリブロックMBaを小メモリブロッ
クとし且つメモリブロックMBbを大メモリブロックに
する方が格段に短くなる。これにより、データ線ディス
ターブによる誤動作防止が更に完全になる。
びダミーセルDC0〜DC6をトランスファゲート回路
TGCで分離されるメモリブロックの端に配置すること
によって、トランスファゲート回路TGC近傍における
ワード線やコントロールゲートの寸法ばらつきを低減す
ることができる。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
る周辺回路は上記実施例に限定されず適宜変更すること
ができる。フラッシュメモリのメモリセルトランジスタ
は上記実施例のスタックドゲート構造のMOSトランジ
スタに限定されず、書込み動作にもトンネル現象を用い
たFLOTOX型のメモリセルトランジスタを用いるこ
とも可能である。上記実施例では、フラッシュメモリに
対する消去並びに書込みの双方の制御を図22及び図2
3に示したようなソフトウェア的な手段を介して実現し
たが、本発明はそれに限定されるものではなく、例え
ば、比較的時間のかかる一括消去を、フラッシュメモリ
の内蔵専用ハードウェアによって制御させるようにして
もよい。例えばその専用ハードウェアは、EビットやE
Vビットのセット及びクリア制御をしたり、消去状態の
ベリファイを行ったりする制御論理を備えることにな
る。この一括消去の制御論理をフラッシュメモリに内蔵
させる構成は、一括消去に関するソフトウェア的な負担
が軽減されるという点においてユーザによる使い勝手を
向上させるが、その制御論理は面積を増大させる。ま
た、項目〔1〕〜〔7〕の内容に関しては、一括消去の
単位はソース線を共通にするメモリブロックのほか、消
去においてワード線を共通化できるメモリブロックとす
ることもできるが、その何れを選択するかは、消去電圧
の極性をどうするか、或は、一括消去単位の記憶容量を
極力小さくしようとする場合に単一のワード線に接続す
るメモリセルの数と単一のデータ線に接続されるメモリ
セルの数との何れの方が少ないかなどの事情を考慮して
決定することができる。メモリブロックのサイズについ
ては上記実施例のようなサイズ固定に限定されない。例
えば、コントロールレジスタの設定又はモード信号の指
示にしたがってそのサイズを可変にすることができる。
例えば、ワード線を最小単位として一括消去電圧を印加
する場合には、ワード線を消去電圧で駆動するドライバ
の動作をそのコントロールレジスタの設定又はモード信
号の指示にしたがって選択させればよい。更にメモリブ
ロックの分割態様としては、図24に示される様に、全
体を複数個の大ブロックLMB0〜7に分割し、更にそ
の各大ブロックの中を複数個の小ブロックSMB0〜S
MB7に分けて、大ブロック単位又は小ブロック単位で
一括消去できるようにすることも可能である。また、フ
ラッシュメモリのメモリセルトランジスタにおいて、そ
のソース及びドレインは、印加される電圧によって定ま
る相対的なものとして把握されるものもある。
で一括消去を行って書込みができるフラッシュメモリ、
更には、単一の半導体チップ上に中央処理装置と電気的
に書換え可能なフラッシュメモリとを備えた条件のマイ
クロコンピュータなどに広く適用することができる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
ータは第1動作モードと第2動作モードとを有するか
ら、マイクロコンピュータをシステムに実装する前の初
期データ、又は初期プログラムなどの比較的大量の情報
を、汎用PROMライタなどで能率的に書込むことがで
きる。更に、マイクロコンピュータが実装されたシステ
ムを動作させながらデータのチューニングをする場合、
またプログラムのバグ対策、若しくはシステムのバージ
ョンアップに伴うプログラムの変更等、マイクロコンピ
ュータがシステムに実装された状態でデータやプログラ
ムの変更が必要になった時に、マイクロコンピュータを
実装システムから取り外すことなくフラッシュメモリを
書換えることができる。
単位として相互に記憶容量の相違される複数個のメモリ
ブロックを設けておくことにより、相対的に情報量の大
きなデータは相対的に記憶容量の大きなメモリブロック
に、相対的に情報量の小さなデータは相対的に記憶容量
の小さなメモリブロックに書き込んでおくことができ、
記憶すべき情報量に見合う記憶容量のメモリブロックを
利用することができる。したがって、プログラム領域に
はちょうど良いがデータ領域には消去単位が大きすぎて
使いにくかったりする事態を防止することができる。ま
た、フラッシュメモリの保持情報の一部書換えのために
所要のメモリブロックを一括消去しても、実質的に書換
えを要しない情報群も併せて消去した後で再び書き戻す
と言うような無駄を極力防止することができる。
の記憶容量以下に設定されたメモリブロックを設けてお
くことにより、内蔵RAMをメモリブロック書換えのた
めの作業領域若しくはデータバッファ領域として利用で
きるようになる。このような条件の下で、マイクロコン
ピュータの実装状態でフラッシュメモリを書換えると
き、書換対象メモリブロックの情報を内蔵RAMに転送
し、書換えるべき一部の情報だけを外部からもらってそ
のRAM上で書換を行ってから、フラッシュメモリの書
換を行うことにより、書換え前に内部で保持されている
書換を要しない情報を重ねて外部から転送を受けなくて
も済み、メモリブロックの一部書換のための情報転送の
無駄を省くことができる。また、フラッシュメモリが保
持するデータのチューニングなどに際して、前記内蔵R
AMのアドレスを当該フラッシュメモリのメモリブロッ
クのアドレスにオーバラップさせてそのRAM上でチュ
ーニングを行い、チューニング結果をフラッシュメモリ
の該当メモリブロックに転送することにより、マイクロ
コンピュータによる制御動作に同期してリアルタイムに
フラッシュメモリそれ自体を書換えることはできなくて
も、リアルタイムに書換えたのと同じデータを結果的に
メモリブロックに得ることができる。
を書換え可能に保持するためのレジスタをフラッシュメ
モリに内蔵させることにより、一括消去すべきメモリブ
ロックをマイクロコンピュータの内外から同じ様な手順
で容易に指定できるようになる。
ュータに内蔵されたフラッシュメモリの使い勝手を向上
させることができるという効果を得る。
定すると、並列入出力ビット数が何ビットであろうとも
その最小メモリブロックの記憶容量はワード線1本分の
記憶容量になる。したがって、データ線を単位としてメ
モリブロックを規定する場合に比べ、ワード線を単位と
してメモリブロックを規定した方が、最小メモリブロッ
クの記憶容量を小さくすることが容易であり、特にマイ
クロコンピュータに内蔵されるようなバイト或はワード
単位でデータの入出力が行われるようなメモリの場合に
は、メモリブロックの最小サイズは格段に小さくされ
る。このことは、マイクロコンピュータに内蔵されるよ
うなフラッシュメモリの使い勝手の一層の向上、さらに
はメモリブロック単位での小規模データの書換え能率向
上に寄与する。
ルのソース線にデータ線ディスターブ阻止電圧のような
第2電位を与えて、ソース電位を上げると、ドレイン・
ソース間の電界が弱められ、これによって、ドレイン近
傍で発生しているエレクトロン・ホールペアのホールに
対するホットホール化を阻み、不揮発性記憶素子のしき
い値減少並びにデータ線ディスターブ不良の防止に寄与
する。
ータ線ディスターブ時間を極力短くすることが有効であ
るが、このとき、記憶容量の大きなメモリブロックの書
換えに伴う書込みに起因して小さなメモリブロックが受
けるデータ線ディスターブ時間は、その逆の場合に比べ
て相対的に大きくなる。これに着目すると、トランスフ
ァゲート回路をはさんでY選択回路側のメモリブロック
を大メモリブロックとし、反対側のメモリブロックを小
メモリブロックとする配置を採用することは、Y選択回
路から相対的に離れたメモリブロックの書込みに起因し
て、相対的にY選択回路に近いメモリブロックのメモリ
セルが受けるデータ線ディスターブ時間を、大メモリブ
ロックと小メモリブロックの配置が逆の場合に比べて、
格段に短くする。大メモリブロックと小メモリブロック
の斯る配置関係により、データ線ディスターブによる誤
動作防止を更に完全にすることができる。
ピュータの一実施例ブロック図である。
たマイクロコンピュータの一実施例ブロック図である。
書換えに着目したブロック図である。
着目したブロック図である。
ュータの一例メモリマップである。
マイクロコンピュータの一例メモリマップである。
応手法の一例説明図である。
換えを能率化する手法の一例説明図である。
ルアレイの構成原理説明図である。
作のための電圧条件の一例説明図である。
そのメモリブロックの記憶容量を相違させたフラッシュ
メモリの一例回路ブロック図である。
に詳細なマイクロコンピュータの実施例ブロック図であ
る。
した状態を示す平面図である。
フラッシュメモリの全体的なブロック図である。
る。
の一例タイミングチャートである。
の一例タイミングチャートである。
である。
ある。
図である。
してそのメモリブロックの記憶容量を相違させたフラッ
シュメモリの一例メモリマット構成図である。
ィスターブ対策のための電圧条件の一例説明図である。
の原理的な説明図である。
ルのしきい値の変化に関する説明図である。
の大きなメモリブロックとの間でのデータ線ディスター
ブ時間の相関を説明するための回路図である。
の大きなメモリブロックとの間でのデータ線ディスター
ブ時間の相関説明図である。
ファゲート回路をメモリブロック間に設けたメモリアレ
イの一実施例回路図である。
をまとめて記載した説明図である。
の間にダミーワード線を配置した一例回路図である。
の間にダミーワード線を配置した別の回路図である。
の間にダミーワード線を配置した更に別の回路図であ
る。
メモリブロックを配置したメモリアレイの説明図であ
る。
数を順次増やして構成したメモリアレイの一例回路図で
ある。
の間にトランスファゲート回路を配置したメモリアレイ
の一例説明図である。
を採用したメモリアレイの一例回路図である。
メモリブロックを配置した一実施例説明図である。
例説明図である。
説明図である。
マブル領域化した実施例説明図である。
実施例説明図である。
図である。
Sトランジスタを設けたときのレイアウトパターン説明
図である。
をフローティングにしたときのパターン説明図である。
実質的に大きくしたレイアウトパターン説明図である。
きにデータ線ディスターブ対策を施したフラッシュメモ
リ全体の一実施例ブロック図である。
路の詳細ブロック図である。
路の詳細説明図である。
図である。
レスデコーダの詳細説明図である。
路の一例詳細説明図である。
である。
一連の消去関連動作のタイミングチャートである。
一連の書込み関連動作のタイミングチャートである。
イクロコンピュータを構成するための各種トランジスタ
の製造過程におけるデバイスの第1の縦断面である。
る。
構造説明のための縦断面図である。
別の構造説明のための縦断面図である。
更に別の構造説明のための縦断面図である。
ト PORT1乃至PORT12 ポート ED0乃至ED7 PROMライタとの入出力データ EA0乃至EA16 PROMライタからの入力アドレ
ス信号 CE* チップイネーブル信号 OE* アウトプットイネーブル信号 WE* ライトイネーブル信号 FCONT 制御回路 CREG コントロールレジスタ NBREG 消去ブロック指定レジスタ PEREG プログラム/イレーズ制御レジス
タ E イレーズビット EV イレーズベリファイビット P プログラムビット PE プログラムベリファイビット ERASEC 消去回路 LMB0乃至LMB6 大メモリブロック SMB0乃至SMB7 小メモリブロック 20 消去選択ブロック 21 消去非選択ブロック Vddi データ線ディスターブ阻止電圧 SLwn,SLwm ソース線 MBa,MBb メモリブロック TGC トランスファゲート回路 DT 制御信号 YSEL Y選択回路 MB1〜MBn メモリブロック ERS1〜ERSn 消去回路 230 書込み時非選択ブロック指定回路 231 消去ブロック指定レジスタ 250 選択回路
Claims (10)
- 【請求項1】 ソース、ドレイン及びコントロールゲー
トとを備える不揮発性記憶素子より成る複数のメモリセ
ルを含むメモリアレイと、複数のワード線と、複数のデ
ータ線と、複数のソース線と、複数のソース電圧制御手
段と、を備え、 前記複数のワード線は、相互に並列に行方向に延び、各
ワード線には1行に配列された前記メモリセルのコント
ロールゲートが共通接続され、 前記複数のデータ線は、相互に並列に列方向に延び、各
データ線には1列に配列された前記メモリセルのドレイ
ンが共通接続され、 前記複数のソース線は行方向に延び、1本のソース線に
は少なくとも1行の配列の前記メモリセルのソースが共
通接続され、それら少なくとも1行の配列のメモリセル
がメモリブロックを形成するフラッシュメモリであっ
て、 前記メモリブロックが、第1のメモリブロック群と、そ
れとは異なる第2のメモリブロック群とを含むとき、 第1のメモリブロック群のデータ線と第2のメモリブロ
ック群のデータ線との間に配置されたトランスファゲー
ト回路と、 前記第1のメモリブロック群を前記トランスファゲート
回路との間で挟むように設けられ、書込動作・読み出し
動作時にデータ線を選択するための選択回路と、 前記第1のメモリブロックへの書き込み時には前記トラ
ンスファゲート回路をオフ状態とし、前記第2のメモリ
ブロックへの書き込み時には前記トランスファゲート回
路をオン状態とする制御回路と、を含み、 前記ソース電圧制御手段は、前記第1のメモリブロック
への書込み時には、前記第2のメモリブロックのソース
線を前記第1のメモリブロックのソース線よりも高い電
圧レベルとし、前記第2のメモリブロックへの書込み時
には、前記第1のメモリブロックのソース線を前記第2
のメモリブロックのソース線よりも高い電圧レベル又は
グランドレベルとする手段を含んで成ることを特徴とす
るフラッシュメモリ。 - 【請求項2】 前記複数のソース電圧制御手段は更に、
消去動作時において、一括消去すべきメモリブロックの
ソース線に前記書込み時とはレベルが異なる消去用電位
を与えるものであることを特徴とする請求項1記載のフ
ラッシュメモリ。 - 【請求項3】 半導体基板の第1の表面部分に形成され
た第1及び第2の半導体領域と、前記半導体基板の第1
及び第2の半導体領域の間の第2の表面部分上にそれか
ら絶縁されて形成されたフローティングゲートと、その
フローティングゲート上にそれから絶縁されて形成され
たコントロールゲートとを有する不揮発性記憶素子を具
備したメモリセルが複数個行列に配置されたメモリセル
アレイと、 前記半導体基板上部に相互に並列に行方向に複数本延在
し、夫々延在された1本づつには1行のメモリセルのコ
ントロールゲートが共通接続されている第1の導体と、 前記半導体基板上部に相互に並列に列方向に複数本延在
し、夫々延在された1本づつには1列のメモリセルの第
1の半導体領域が共通接続されている第2の導体と、 前記半導体基板上部に前記行方向に複数本延在し、夫々
延在された1本づつには少なくとも1行のメモリセルの
第2の半導体領域が共通接続され、それら少なくとも1
行のメモリセルがメモリブロックを形成するようにした
共通導体と、 前記半導体基板内に形成され各メモリブロックに1つづ
つ設けられ、少なくとも第1及び第2の電圧値を採る共
通電圧を発生するための複数個の共通電圧制御回路と、 前記メモリブロックのうちのどれが消去/書き込み動作
の対象となるかを示す制御信号であって、前記複数個の
共通電圧制御回路に供給されて各共通電圧制御回路がそ
れらの関係する共通導体に対し前記制御信号に依存する
共通電圧を印加するようにし、書き込み選択されたメモ
リセルを含まないメモリブロックの共通導体に前記第2
の電圧値の共通電圧を加えて書き込み動作を行い、一括
消去動作で選択されたメモリブロックの共通導体に前記
第1の電圧値の共通電圧を加えて一括消去動作を行う制
御信号を発生するための制御回路と、を有し、電気的に
書換え可能なフラッシュメモリであって、 前記メモリブロックが、第1のメモリブロック群と、そ
れとは異なる第2のメモリブロック群とを含むとき、 第1のメモリブロック群の第2の導体と第2のメモリブ
ロック群の第2の導体との間に配置されたトランスファ
ゲート回路と、 前記第1のメモリブロック群を前記トランスファゲート
回路との間で挟むように設けられ、書込動作・読み出し
動作時に前記第2の導体を選択するための選択回路と、 前記第1のメモリブロックへの書き込み時には前記トラ
ンスファゲート回路をオフ状態とし、前記第2のメモリ
ブロックへの書き込み時には前記トランスファゲート回
路をオン状態とする制御回路と、を含み、 前記制御回路は、前記第1のメモリブロックへの書込み
時には、前記第2のメモリブロックの共通導体を前記第
1のメモリブロックの共通導体よりも高い電圧レベルと
し、前記第2のメモリブロックへの書込み時には、前記
第1のメモリブロックの共通導体を前記第2のメモリブ
ロックの共通導体よりも高い電圧レベル又はグランドレ
ベルとする手段を含んで成ることを特徴とするフラッシ
ュメモリ。 - 【請求項4】 前記第2の電圧値は、書き込み動作にお
いて選択された第2の導体上の電圧以下であることを特
徴とする請求項3記載のフラッシュメモリ。 - 【請求項5】 ともに前記半導体基板内に形成された、
ゲート回路と前記第2の導体の1本を選択する第2の導
体選択回路とを更に有し、 前記複数個のメモリブロックは前記第2の導体の長さ方
向にみてその記憶容量が単純に変化しており、 前記ゲート回路及び第2の選択回路は、モリブロックの
少なくとも1つがそれらの間に挟まれその挟まれたメモ
リブロックが最小の容量を持つメモリブロック以外のも
のであるように配置され、 また前記挟まれたメモリブロックは第1のメモリブロッ
ク群を、その他のメモリブロックは第2のメモリブロッ
ク群を形成し、前記第1のメモリブロック群内の第2の
導体及び前記第2のメモリブロック群の第2の導体は前
記ゲート回路により相互接続されて前記ゲート回路が非
導通状態にあるときは前記第2のメモリブロック群が非
動作状態になるようにされて成るものであることを特徴
とする請求項3記載のフラッシュメモリ。 - 【請求項6】 それぞれ前記第1のメモリブロック群と
ゲート回路との間及び前記ゲート回路と第2のメモリブ
ロック群との間において前記基板内に形成された第1及
び第2のダミーセル行をさらに有し、 前記第1及び第2のメモリブロック群の間に設けられた
前記ゲート回路に起因する前記メモリセル及び第1の導
体の略周期的パターンの急激な変化を抑制するようにし
たものであることを特徴とする請求項5記載のフラッシ
ュメモリ。 - 【請求項7】 前記第1のメモリブロックと前記第2の
メモリブロックは互いに異なる記憶容量を有することを
特徴とする請求項1乃至6の何れか1項記載のフラッシ
ュメモリ。 - 【請求項8】 前記第1のメモリブロックは、前記第2
のメモリブロックよりも大きな容量を有することを特徴
とする請求項7記載のフラッシュメモリ。 - 【請求項9】 前記第1のメモリブロックはプログラム
格納用とされ、前記第2のメモリブロックはデータ格納
用とされたことを特徴とする請求項8記載のフラッシュ
メモリ。 - 【請求項10】 単一の半導体チップ上に、請求項1乃
至9の何れか1項記載のフラッシュメモリと、このフラ
ッシュメモリをアクセス可能な中央処理装置とを含んで
成るものであることを特徴とするマイクロコンピュー
タ。
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