JP7192235B2

JP7192235B2 - 半導体装置

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Publication number: JP7192235B2
Application number: JP2018076188A
Authority: JP
Inventors: 崇功川島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-02-06
Filing date: 2018-04-11
Publication date: 2022-12-20
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Description

本明細書が開示する技術は、半導体装置に関する。

特許文献１に、半導体装置が開示されている。この半導体装置は、導体板と、導体板上に配置された複数の半導体素子と、導体板に接続されている外部接続端子とを備える。

特開２０１３－９３３４３号公報

複数の半導体素子が並列に接続された半導体装置では、各々の半導体素子へ電流が均等に流れることが望ましい。しかしながら、共通の導体板上に三以上の半導体素子が配置されていると、導体板に接続された外部接続端子と、各々の半導体素子との間の距離は、完全に一致しない。例えば、共通の導体板上において、三つの半導体素子が直線に沿って配置されているとする。この場合、外部接続端子を導体板のどの位置に接続しても、外部接続端子と各々の半導体素子との間の距離を、互いに等しくすることはできない。このような距離の相違が存在すれば、外部接続端子と各々の半導体素子との間の電気抵抗にも、無視できない差が生じる。その結果、各々の半導体素子には、電流が不均等に流れてしまう。本明細書は、このような問題を解決又は改善し得る技術を提供する。

本明細書が開示する半導体装置は、第１導体板と、第１導体板上に配置された複数の半導体素子と、第１導体板に接続されている第１外部接続端子とを備える。複数の半導体素子は、第１半導体素子、第２半導体素子及び第３半導体素子を含み、第２半導体素子は、第１半導体素子と第３半導体素子との間に配置されている。第１導体板において第１外部接続端子が接続されている範囲は、第１半導体素子、第２半導体素子及び第３半導体素子のなかで、第２半導体素子に最も近接している。そして、第１導体板には、第１外部接続端子が接続されている範囲と、第２半導体素子が接続されている範囲との間に、孔が設けられている。

上記した半導体装置では、第１外部接続端子から第１半導体素子までの距離や、第１外部接続端子から第３半導体素子までの距離よりも、第１外部接続端子から第２半導体素子までの距離の方が短くなる。そこで、第１導体板には、第１外部接続端子が接続されている範囲と、第２半導体素子が接続されている範囲との間に、孔が設けられている。これにより、第１外部接続端子と第２半導体素子との間を流れる電流の少なくとも一部は、孔を迂回して流れる必要があり、実際に電流が流れる経路長が長くなることによって、電気抵抗は増大する。その結果、第２半導体素子を流れる電流が抑制されることによって、各々の半導体素子に流れる電流の不均等が解消又は低減される。なお、ここでいう孔は、貫通孔に限られない。

半導体装置１０の外観を示す斜視図。半導体装置１０の断面構造を示す図。なお、この断面構造は、図５に示す対称面ＰＳに垂直な断面のものである。一部の構成要素を図示省略して、半導体装置１０の内部構造を示す平面図。一部の構成要素を図示省略して、半導体装置１０の内部構造を示す分解図。複数の半導体素子２２、２４、２６、第１導体板１２において第１外部接続端子３２が接続された範囲３３及び第１導体板１２に設けられた孔４０の位置関係を示す図。第１外部接続端子３２と各々の半導体素子２２、２４、２６との間を流れる電流Ｃ２２、Ｃ２４、Ｃ２６を模式的に示す図。孔４０の近傍における電流Ｃ２４の流れを模式的に示す図。複数の信号パッド２２ｃ、２４ｃ、２６ｃと複数の第３外部接続端子３６との間の接続関係を示す図。半導体装置１０の製造方法の一工程を説明する図であって、リードフレーム１９上に複数の半導体素子２２、２４、２６及び複数の導体スペーサ１８がはんだ付けされた半製品を示す。半導体装置１０の製造方法の一工程を説明する図であって、複数の導体スペーサ１８上に第１導体板１２がはんだ付けされた半製品を示す。半導体装置１０の製造方法の一工程を説明する図であって、封止体１６が形成された半製品を示す。半導体装置１０の製造方法の一工程を説明する図であって、完成した半導体装置１０を示す。第１導体板１２の拡大部分１３を拡張した変形例を示す図。単一の第２外部接続端子３４を有する半導体装置１０ａを示す図。単一の第２外部接続端子３４を有する他の半導体装置１０ｂを示す図。二つの半導体装置１０（１０ａ、１０ｂ）を直列に接続したときの回路構造を示す図。図１４に示す半導体装置１０ａと、図１５に示す半導体装置１０ｂとを直列に接続した一形態を示す図。図１４に示す半導体装置１０ａと、図１５に示す半導体装置１０ｂとを直列に接続した他の一形態を示す図。図１４に示す半導体装置１０ａの二つを直列に接続した一形態を示す図。図１４に示す半導体装置１０ａの二つを直列に接続した他の一形態を示す図。第２実施例の半導体装置１１０を示す平面図。図２１中のＸＸＩＩ－ＸＸＩＩ線における断面図。図２１中のＸＸＩＩＩ－ＸＸＩＩＩ線における断面図。図２１中のＸＸＩＶ－ＸＸＩＶ線における断面図。第１導体板１１２（絶縁基板）の内側導体層１１２ａを図示する平面図。

本技術の一実施形態では、前記した孔は、第１外部接続端子と第２半導体素子との間を流れる電流の全てが、孔を迂回するように形成されていてもよい。このような構成によると、第１外部接続端子と第２半導体素子との間の電気抵抗を、十分に増大させることができる。

本技術の一実施形態では、第１半導体素子、第２半導体素子及び第３半導体素子は、第１導体板に垂直であるとともに前記第２半導体素子を通過する平面を対称面として、実質的に左右対称（即ち、面対称）に配列されていてもよい。このような構成によると、第１半導体素子と第３半導体素子との間で、各々の半導体素子に流れる電流の不均等を十分に低減することができる。なお、ここでいう実質的に左右対称とは、正確に左右対称な配列と比較して一定の誤差（例えば半導体素子のサイズ（いわゆるチップサイズ）の半分以内の誤差）が許容されることを意味する。

本技術の一実施形態では、第１外部接続端子が、対称面と交差する範囲において第１導体板に接続されていてもよい。このような構成によると、第１外部接続端子から第１半導体素子までの距離と、第１外部接続端子から第３半導体素子までの距離とを、互いに等しくすることができる。これにより、第１半導体素子と第３半導体素子との間で、各々の半導体素子に流れる電流を実質的に等しくすることができる。

本技術の一実施形態では、前記した孔が、前記した対称面に関して左右対称の開口形状を有してもよい。このような構成によると、第１半導体素子と第３半導体素子との間の対称性が、孔の存在によって失われることを避けることができる。

本技術の一実施形態では、前記した孔が、長穴形状を有してもよい。この場合、長穴形状の長手軸は、前記した対称面に垂直であるとよい。このような構成によると、適切な孔の設計や製造を容易に行うことができる。但し、孔の開口形状は、単純な長穴形状に限定されず、より複雑な形状を有してもよい。

本技術の一実施形態では、前記した対称面に垂直な方向に関して、孔の寸法が、第２半導体素子の寸法よりも大きくてもよい。このような構成によると、第１外部接続端子の寸法にもよるが、第１外部接続端子と第２半導体素子との間を流れる電流の多く又は全部を、孔によって迂回させることができる。

本技術の一実施形態では、前記した対称面に垂直な方向に関して、孔の寸法が、第１半導体素子と第３半導体素子との間の中心間距離よりも小さくてもよい。このような構成によると、第１外部接続端子と第２半導体素子との間を流れる電流が、孔によって過剰に迂回することを避けることができる。

本技術の一実施形態では、第１導体板において第１外部接続端子が接続されている範囲が、前記した対称面に対して左右対称であってもよい。このような構成によると、第１半導体素子と第３半導体素子との間の対称性をより高めることができる。

本技術の一実施形態では、前記した対称面に垂直な方向に関して、孔の寸法が、１導体板において第１外部接続端子が接続されている範囲の寸法よりも大きくてもよい。このような構成によると、第２半導体素子の寸法にもよるが、第１外部接続端子と第２半導体素子との間を流れる電流の多く又は全部を、孔によって迂回させることができる。

本技術の一実施形態では、第１導体板が、第１外部接続端子が接続されている範囲から、複数の半導体素子が接続されている範囲に向けて、前記した対称面に垂直な方向の寸法が拡大する拡大部分を有してもよい。この場合、孔の少なくとも一部は、その拡大部分に位置しているとよい。このような構成によると、比較的に大きなサイズの孔を設けることができる。また、このような拡大部分を設けることで、第１外部接続端子と第１半導体素子との間の電流経路や、第１外部接続端子と第３半導体素子との間の電流経路を短くすることができ、半導体装置における電力損失を低減することができる。

本技術の一実施形態では、第１半導体素子、第２半導体素子及び第３半導体素子が、前記した対称面に垂直な直線に沿って配列されていてもよい。このような構成によると、複数の半導体素子の配列が単純であることから、例えば孔についても単純な構成とすることができる。

本技術の一実施形態では、半導体装置が、第１導体板に対向しているとともに、複数の半導体素子の各々に接続された第２導体板をさらに備えてもよい。この場合、特に限定されないが、半導体装置は、第２導体板に接続されている少なくとも一つの第２外部接続端子をさらに備えてもよい。本明細書で開示される技術は、例えば導体板や外部接続端子の数によらず、様々な構造の半導体装置に適用することができる。

上記した実施形態では、少なくとも一つの第２外部接続端子が、二つの第２外部接続端子を含んでもよい。この場合、二つの第２外部接続端子の一方は、前記した対称面の一方側において、第２導体板に接続されているとよい。そして、二つの第２外部接続端子の他方は、前記した対称面の他方側において、第２導体板に接続されているとよい。この場合、特に限定されないが、二つの第２外部接続端子は、対称面に対して実質的に左右対称に設けられていてもよい。このような構成によると、第２導体板においても、各々の半導体素子に流れる電流の不均等を低減することができる。

本技術の一実施形態では、第１導体板及び第２導体板に垂直な方向から平面視したときに、第２導体板の面積が第１導体板の面積よりも小さくてもよい。このような構成によると、半導体装置の製造時、第２導体板に対して第１導体板を組み付ける際に、第２導体板の周囲に立設した冶具によって第１導体板を支持して、第１導体板と第２導体板との間の位置決めを行うことができる。また、第２導体板に接続される半導体素子の電極（例えばエミッタ）の面積よりも、第２導体板に接続される半導体素子の電極（例えばコレクタ）の面積の方が大きいときは、第１導体板の面積が第２導体板の面積よりも大きいことによって、半導体素子からの放熱性を高めることができる。

本技術の一実施形態では、第１導体板及び第２導体板に対して垂直な方向から平面視したときに、第１導体板は、第１外部接続端子が接続されている範囲から、複数の半導体素子が接続されている範囲に向けて、その幅が拡大する拡大部分を有してもよい。このような構成によると、第１外部接続端子と第１半導体素子との間の電流経路や、第１外部接続端子と第３半導体素子との間の電流経路を短くすることができ、半導体装置における電力損失を低減することができる。

上記した実施形態において、第１導体板の拡大部分における厚み寸法は、第１導体板の複数の半導体素子が接続されている範囲における厚み寸法よりも小さくてもよい。この場合、第１導体板の拡大部分は、封止体によって覆われていてもよい。第１導体板の拡大部分が封止体によって覆われていることで、第１導体板の拡大部分と、第２導体板に接続された第２外部接続端子との間で、封止体の表面に沿った沿面距離が長くなり、絶縁性を高めることができる。

上記した実施形態において、拡大部分の少なくとも一部は、第２外部接続端子に対向していてもよい。第１外部接続端子に接続された拡大部分では、第２外部接続端子とは逆向きに電流が流れる。従って、拡大部分の少なくとも一部が、第２外部接続端子に対向していると、通電に伴って生じる磁場が相殺されることによって、電流経路のインダクタンスを低減することができる。

上記した実施形態では、第１半導体素子、第２半導体素子及び第３半導体素子の各々が、エミッタ及びコレクタを有するＩＧＢＴ（Insulated Gate Bipolar Transistor）を含んでいてもよい。この場合、エミッタは第１導体板へ電気的に接続されており、コレクタは第２導体板へ電気的に接続されていてもよい。但し、他の実施形態では、第１半導体素子、第２半導体素子及び第３半導体素子の各々が、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）又はタイオードといった、他の半導体素子であってよい。

本技術の一実施形態では、第１導体板が、内側導体層と、外側導体層と、内側導体層及び外側導体層の間に位置する絶縁層とを有する絶縁基板であってもよい。この場合、第１外部接続端子は、内側導体層を介して複数の半導体素子へ電気的に接続されてもよい。そして、前記した孔が内側導体層に設けられていてもよい。第１導体板が絶縁基板であると、内側導体層を自由なプロファイルで形成することができる。例えば、第１導体板が第２導体板に対向している場合は、内側導体層が第２導体板に対向する面積を大きくすることによって、半導体装置のインピーダンスを低減することができる。

上記した実施形態において、孔は、内側導体層のみに設けられており、絶縁層によって画定された底面を有するとよい。このような構成によると、第１導体板の剛性が孔の存在によって低下することを避けることができる。また、内側金属層と外側金属層とが意図せず導通することも回避することができる。

本技術の一実施形態では、第２導体板が、内側導体層と、外側導体層と、内側導体層及び外側導体層の間に位置する絶縁層とを有する絶縁基板であってもよい。この場合、第２外部接続端子は、第２導体板の内側導体層を介して複数の半導体素子へ電気的に接続されてもよい。このような構成によると、第１導体板の内側金属層と第２導体板の内側金属層とを広い面積で対向させて、半導体装置のインピーダンスをさらに低減することができる。

上記した第１導体板及び／又は第２導体体の絶縁基板において、内側導体層及び外側導体層のそれぞれは金属層であってもよく、絶縁層はセラミック基板であってもよい。この場合、絶縁基板はＤＢＣ（Direct Bonded Copper）基板であってもよい。

図面を参照して、実施例の半導体装置１０について説明する。半導体装置１０は、例えば電気自動車において、コンバータやインバータといった電力変換回路に採用することができる。ここでいう電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。

図１－図４に示すように、半導体装置１０は、第１導体板１２と、第２導体板１４と、複数の半導体素子２２、２４、２６と、封止体１６とを備える。第１導体板１２と第２導体板１４とは、互いに平行であって、互いに対向している。一例ではあるが、複数の半導体素子２２、２４、２６には、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６が含まれる。第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６は、第１導体板１２及び第２導体板１４の長手方向（図２、図３における左右方向）に沿って、直線的に配列されている。複数の半導体素子２２、２４、２６は、第１導体板１２と第２導体板１４との間に並列に配置されている。複数の半導体素子２２、２４、２６は、封止体１６によって封止されている。

第１導体板１２及び第２導体板１４は、銅又はその他の金属といった、導体で形成されている。第１導体板１２と第２導体板１４は、複数の半導体素子２２、２４、２６を挟んで互いに対向している。各々の半導体素子２２、２４、２６は、第１導体板１２に接合されているとともに、第２導体板１４にも接合されている。なお、各々の半導体素子２２、２４、２６と第１導体板１２との間には、導体スペーサ１８が設けられている。ここで、第１導体板１２及び第２導体板１４の具体的な構成は特に限定されない。例えば、第１導体板１２と第２導体板１４との少なくとも一方は、例えばＤＢＣ（Direct Bonded Copper）基板といった、絶縁体（例えばセラミック）の中間層を有する絶縁基板であってもよい。即ち、第１導体板１２と第２導体板１４との各々は、必ずしも全体が導体で構成されていなくてもよい。

第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６は、電力回路用のいわゆるパワー半導体素子であって、互いに同一の構成を有している。第１半導体素子２２は、上面電極２２ａと、下面電極２２ｂと、複数の信号パッド２２ｃとを有する。上面電極２２ａと、下面電極２２ｂは電力用の電極であり、複数の信号パッド２２ｃは信号用の電極である。上面電極２２ａ及び複数の信号パッド２２ｃは第１半導体素子２２の上面に位置しており、下面電極２２ｂは第１半導体素子２２の下面に位置している。上面電極２２ａは、導体スペーサ１８を介して第１導体板１２へ電気的に接続されており、下面電極２２ｂは、第２導体板１４へ電気的に接続されている。同様に、第２半導体素子２４及び第３半導体素子２６についても、上面電極２４ａ、２６ａと、下面電極２４ｂ、２６ｂと、複数の信号パッド２４ｃ、２６ｃとをそれぞれ有する。上面電極２４ａ、２６ａは、導体スペーサ１８を介して第１導体板１２へ電気的に接続されており、下面電極２４ｂ、２６ｂは、第２導体板１４へ電気的に接続されている。

一例ではあるが、本実施例における半導体素子２２、２４、２６は、エミッタ及びコレクタを有するＩＧＢＴ構造を含んでいる。ＩＧＢＴ構造のエミッタは、上面電極２２ａ、２４ａ、２６ａに接続されており、ＩＧＢＴ構造のコレクタは、下面電極２２ｂ、２４ｂ、２６ｂに接続されている。但し、半導体素子２２、２４、２６の具体的な種類や構造は特に限定されない。半導体素子２２、２４、２６は、ダイオード構造をさらに有するＲＣ（Reverse Conducting）－ＩＧＢＴ素子であってもよい。あるいは、半導体素子２２、２４、２６は、ＩＧＢＴ構造に代えて、又は加えて、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有してもよい。また、半導体素子２２、２４、２６に用いられる半導体材料についても特に限定されず、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった窒化物半導体であってよい。

封止体１６は、特に限定されないが、例えばエポキシ樹脂といった熱硬化性樹脂又はその他の絶縁体で構成されることができる。封止体１６は、例えばモールド樹脂又はパッケージとも称される。半導体装置１０は、三つの半導体素子２２、２４、２６に限られず、より多くの半導体素子を備えてもよい。この場合でも、複数の半導体素子は、単一の封止体１６によって封止され、第１導体板１２及び第２導体板１４との間において、並列に配置されることができる。

第１導体板１２及び第２導体板１４は、複数の半導体素子２２、２４、２６と電気的に接続されているだけでなく、複数の半導体素子２２、２４、２６と熱的にも接続されている。また、第１導体板１２及び第２導体板１４は、それぞれ封止体１６の表面に露出しており、各々の半導体素子２２、２４、２６の熱を封止体１６の外部へ放出することができる。これにより、本実施例の半導体装置１０は、複数の半導体素子２２、２４、２６の両側に放熱板が配置された両面冷却構造を有する。

半導体装置１０はさらに、第１外部接続端子３２と、二つの第２外部接続端子３４と、１１本の第３外部接続端子３６とを備える。各々の外部接続端子３２、３４、３６は、銅又はアルミニウムといった導体で構成されており、封止体１６の内部から外部に亘って延びている。第１外部接続端子３２は、封止体１６の内部において、第１導体板１２に接続されている。各々の第２外部接続端子３４は、封止体１６の内部において、第２導体板１４に接続されている。これにより、複数の半導体素子２２、２４、２６は、第１外部接続端子３２と、各々の第２外部接続端子３４との間で、電気的に並列に接続されている。各々の第３外部接続端子３６は、半導体素子２２、２４、２６の対応する一つの信号パッド２２ｃ、２４ｃ、２６ｃに、ボンディングワイヤ３８を介して接続されている。一例ではあるが、第１外部接続端子３２は、はんだ付けによって第１導体板１２に接合されており、各々の第２外部接続端子３４は、第２導体板１４に一体に形成されている。但し、第１外部接続端子３２は、第１導体板１２と一体に形成されていてもよい。また、各々の第２外部接続端子３４は、例えばはんだ付けによって、第２導体板１４に接合されていてもよい。さらに、各々の第３外部接続端子３６は、対応する一つの信号パッド２２ｃ、２４ｃ、２６ｃに、ボンディングワイヤ３８を介することなく接続されてもよい。

図５に示すように、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６は、第１導体板１２に垂直であるとともに第２半導体素子２４を通過する平面ＰＳを対称面として、左右対称に配列されている。そして、第１外部接続端子３２は、対称面ＰＳと交差する範囲３３において、第１導体板１２に接続されている。この範囲３３は、三つの半導体素子２２、２４、２６のなかで、第２半導体素子２４に最も近接する。このような構成であると、第１導体板１２に接続された第１外部接続端子３２と、各々の半導体素子２２、２４、２６との間の距離は、完全に一致しない。例えば、第１外部接続端子３２から第１半導体素子２２までの距離と、第１外部接続端子３２から第３半導体素子２６までの距離とは互いに等しい。しかしながら、第１外部接続端子３２から第２半導体素子２４までの距離については、第１外部接続端子３２から第１半導体素子２２又は第３半導体素子２６までの距離よりも短くなる。このような距離の相違が存在すれば、第１外部接続端子３２と各々の半導体素子２２、２４、２６との間の電気抵抗にも、無視できない差が生じる。その結果、各々の半導体素子２２、２４、２６には、電流が不均等に流れてしまう。

上記の問題に対して、本実施例における第１導体板１２には、第１外部接続端子３２が接続されている範囲３３と、第２半導体素子２４が接続されている範囲との間に、孔４０が設けられている。これにより、図６に示すように、第１外部接続端子３２と第２半導体素子２４との間を流れる電流Ｃ２４の少なくとも一部は、孔４０を迂回して流れる必要があり、実際に電流が流れる経路長が長くなることによって、電気抵抗は増大する。その結果、第２半導体素子２４を流れる電流が抑制されることによって、各々の半導体素子２２、２４、２６に流れる電流Ｃ２２、Ｃ２４、Ｃ２６の不均等が解消又は低減される。加えて、図７に示すように、孔４０を挟んだ両側では電流Ｃ２４が互いに逆方向に流れるので、第１導体板１２で生じるインダクタンスが低減される。この点は、半導体装置１０がインバータやコンバータに採用され、各々の半導体素子２２、２４、２６が高頻度でスイッチングされる場合に特に有利である。なお、本実施例における孔４０は貫通孔であるが、孔４０は有底の孔（即ち、凹部）であってもよい。この場合でも、孔４０の位置では、第１導体板１２の厚み寸法が減少することにより、電気抵抗が上昇する。また、孔４０の内部には、第１導体板１２を構成する材料よりも高抵抗の材料が配置されてもよい。

孔４０の形状及び寸法は特に限定されない。孔４０の形状及び寸法は、各々の半導体素子２２、２４、２６に流れる電流Ｃ２２、Ｃ２４、Ｃ２６を実験又はシミュレーションによって検証しながら、適宜設計することができる。図５に示すように、本実施例における孔４０は、長穴形状を有しており、その長穴形状の長手軸は、対称面ＰＳに垂直である。また、孔４０は、対称面ＰＳに関して左右対称の開口形状を有しており、長穴形状の中心は対称面ＰＳ上に位置している。孔４０の開口形状が対称面ＰＳに関して左右対称であると、第１半導体素子２２と第３半導体素子２６との間の対称性が、孔４０の存在によって失われることを避けることができる。なお、孔４０は、比較的に単純な長穴形状に代えて、より複雑な形状で設計されてもよい。また、第１導体板１２には、一つの孔４０に限られず、複数の孔が形成されてもよい。

概して、孔４０の寸法（特に、対称面ＰＳに垂直な方向における寸法）を大きくするほど、第１外部接続端子３２と第２半導体素子２４との間を流れる電流Ｃ２４のより多くが、孔４０を迂回することになる。この点に関して、本実施例における孔４０は、第１外部接続端子３２と第２半導体素子２４との間を流れる電流Ｃ２４の全てが、孔４０を迂回するように形成されている。具体的には、対称面ＰＳに垂直な方向に関して（即ち、図５における左右方向に関して）、孔４０の寸法は、第２半導体素子２４の寸法よりも大きく、かつ、第１導体板１２において第１外部接続端子３２が接続されている範囲３３の寸法よりも大きくなっている。なお、第１外部接続端子３２は、対称面ＰＳに沿って延びており、第１導体板１２において第１外部接続端子３２が接続されている範囲３３についても、対称面ＰＳに対して左右対称である。

その一方で、孔４０の寸法が大きすぎると、第１外部接続端子３２と第２半導体素子２４との間を流れる電流Ｃ２４が、孔４０によって過剰に迂回することになる。この場合、第１外部接続端子３２と第２半導体素子２４との間で、電気抵抗が無用に増大してしまう。そのことから、対称面ＰＳに垂直な方向に関して、孔４０の寸法は、第１半導体素子２２と第３半導体素子２６との間の中心間距離よりも小さいとよい。なお、図５において、点２２Ｘは第１半導体素子２２の中心を示し、点２４Ｘは第２半導体素子２４の中心を示し、点２６Ｘは第３半導体素子２６の中心を示す。第１半導体素子２２の中心２２Ｘは対称面ＰＳの一方側に位置しており、第２半導体素子２４の中心２４Ｘは対称面ＰＳ上に位置しており、第３半導体素子２６の中心２６Ｘは対称面ＰＳの他方側に位置している。

図５に示すように、第１導体板１２は、第１外部接続端子３２が接続されている範囲３３から、複数の半導体素子２２、２４、２６が接続されている範囲に向けて、対称面ＰＳに垂直な方向の寸法が拡大する部分１３（以下、拡大部分１３と称する）を有している。そして、孔４０は、その拡大部分１３に位置している。このような構成によると、比較的に大きなサイズの孔４０を設けることができる。また、このような拡大部分１３を設けることで、第１外部接続端子３２と第１半導体素子２２との間の電流経路や、第１外部接続端子３２と第３半導体素子２６との間の電流経路を短くすることができ、半導体装置１０における電力損失を低減することができる。なお、本実施例における孔４０は、その全体が上記した拡大部分１３に設けられているが、他の実施形態として、孔４０の一部のみが拡大部分１３に設けられていてもよい。ここで、第１導体板１２の拡大部分１３は、第１導体板１２の他の範囲（即ち、複数の半導体素子２２、２４、２６が接続されている範囲）よりも、薄く形成されている。

拡大部分１３の具体的な構造は特に限定されない。一例ではあるが、本実施例における拡大部分１３は、一対の側縁１３ａを有する。各々の側縁１３ａは、複数の半導体素子２２、２４、２６側に位置する基端１３ｂから、第１外部接続端子３２側に位置する先端１３ｃまで延びている。図５に示すように、第１導体板１２及び第２導体板１４に対して垂直な方向から平面視したときに、拡大部分１３の側縁１３ａの基端１３ｂは、第２外部接続端子３４の内側縁３４ａ（即ち、第１外部接続端子３２側に位置する側縁３４ａ）よりも、外側（即ち、第１外部接続端子３２から見て遠い側）に位置する。また、拡大部分１３の側縁１３ａの先端１３ｃは、第２外部接続端子３４の内側縁３４ａよりも内側（即ち、第１外部接続端子３２から見て近い側）に位置し、第１外部接続端子３２と第２外部接続端子３４との間に位置している。

上記した構成によると、第１外部接続端子３２と第１半導体素子２２又は第３半導体素子２６への各電流経路を短くしつつ、拡大部分１３と第２外部接続端子３４との間の絶縁性を高めることができる。特に、第２外部接続端子３４には、その先端側に向かって上方（即ち、拡大部分１３側）へ変位する屈曲部３４ｂが設けられており（図４、図５参照）これによって、第１外部接続端子３２と二つの第２外部接続端子３４が、少なくとも封止体１６から突出する部分において同一平面上に位置している。従って、仮に拡大部分１３の側縁１３ａの先端１３ｃが、第２外部接続端子３４の内側縁３４ａよりも外側に位置していると、拡大部分１３と、それに向けて屈曲された第２外部接続端子３４とが近接することで、両者の間の絶縁性が不足するおそれがある。これに対して、拡大部分１３の側縁１３ａの先端１３ｃが、第２外部接続端子３４の内側縁３４ａよりも内側に位置していると、拡大部分１３と第２外部接続端子３４との間の距離を大きくして、両者の間の絶縁性が高めることができる。

第１導体板１２の拡大部分１３における厚み寸法は、第１導体板１２の複数の半導体素子２２、２４、２６が接続されている範囲における厚み寸法よりも小さい。これにより、第１導体板１２の拡大部分１３は、封止体１６によって覆われており、封止体１６の表面に露出しない。第１導体板１２の拡大部分１３が、封止体１６によって覆われていることで、第１導体板１２の拡大部分１３と、第２導体板１４に接続された第２外部接続端子３４との間で、封止体１６の表面に沿った沿面距離を長くして、絶縁性を高めることができる。

図５に示すように、拡大部分１３の少なくとも一部は、第２外部接続端子３４に対向している。第１外部接続端子３２に接続された拡大部分１３では、第２外部接続端子３４とは逆向きに電流が流れる。従って、拡大部分１３の少なくとも一部が、第２外部接続端子３４に対向していると、通電に伴って生じる磁場が相殺されることによって、電流経路のインダクタンスを低減することができる。この点に関して、拡大部分１３と第２外部接続端子３４とが対向する面積が大きくなるほど、インダクタンスを低減する効果は高くなる。そのことから、図１３に示すように、第１外部接続端子３２の拡大部分１３をさらに拡張してもよい。これにより、拡大部分１３と第２外部接続端子３４とが対向する面積を、より大きくすることができる。一例ではあるが、図１３に示す変形例では、拡大部分１３の側縁１３ａが、その基端１３ｂから先端１３ｃの全体に亘って、第２外部接続端子３４上に位置している。

本実施例では、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６が、対称面ＰＳに垂直な直線に沿って配列されている。このような構成によると、これらの半導体素子２２、２４、２６の配列が単純であることから、例えば孔４０についても単純な構成とすることができ、適切な孔４０の設計及び形成を容易に行うことができる。但し、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６の配列は適宜変更可能である。例えば、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６は、対称面ＰＳに関して左右対称なＶ字状又は逆Ｖ字状に配列されてもよい。また、第１半導体素子２２、第２半導体素子２４及び第３半導体素子２６は、必ずしも正確に左右対称で配列されていなくてもよく、その配列には一定の誤差が許容される。その誤差としては、例えば、半導体素子２２、２４、２６のサイズ（いわゆるチップサイズ）の半分以内の誤差や、１／４以内の誤差が想定される。

本実施例の半導体装置１０では、第２導体板１４に、二つの第２外部接続端子３４が接続されており、二つの第２外部接続端子３４は、対称面ＰＳに関して左右対称に設けられている。このように、二以上の第２外部接続端子３４が対称面ＰＳに関して左右対称に設けられていると、各々の半導体素子２２、２４、２６に対する第２導体板１４の電気抵抗を、比較的に均等にすることができる。なお、二つの第２外部接続端子３４は、必ずしも、対称面ＰＳに関して厳密に左右対称でなくてもよい。但し、二つの第２外部接続端子３４の一方は、対称面ＰＳの一方側において第２導体板１４に接続されているとよく、二つの第２外部接続端子３４の他方は、対称面ＰＳの他方側において第２導体板１４に接続されているとよい。第２導体板１４には、第１導体板１２と同様に、孔４０を有する構造が採用されてもよく、この場合、第２外部接続端子３４の数は一つであってもよい。

なお、第２導体板１４への孔の付加に関係なく、第２外部接続端子３４の数は一つであってもよい。この場合、一例ではあるが、本実施例における二つの第２外部接続端子３４の一方を、単に省略すればよい。二つの第２外部接続端子３４のいずれを省略するかについては特に限定されない。いずれの第２外部接続端子３４を省略しても、半導体装置１０の表裏を反転すれば、第１外部接続端子３２及び第２外部接続端子３４の配列は同じとなる。但し、第２導体板１４に、二以上の第２外部接続端子３４が接続されていると、半導体装置１０が電力変換回路等へ組み込まれたときに、二以上の第２外部接続端子３４によって、半導体装置１０は安定して支持されることができる。また、半導体装置１０の製造時においても、二以上の第２外部接続端子３４によって第２導体板１４は安定して支持される。

次に、図８を参照して、複数の第３外部接続端子３６に係る構成について説明する。前述したように、複数の第３外部接続端子３６は、複数の半導体素子２２、２４、２６の信号パッド２２ｃ、２４ｃ、２６ｃに接続されている。ここで、本実施例では、各々の半導体素子２２、２４、２６が、五つの信号パッド２２ｃ、２４ｃ、２６ｃを有している。第１半導体素子２２の五つの信号パッド２２ｃ、２４ｃ、２６ｃには、第１温度センスパッドＫ、第２温度センスパッドＡ、ゲート駆動パッドＧ、電流センスパッドＳＥ及びケルビンエミッタパッドＫＥが含まれる。第１温度センスパッドＫ及び第２温度センスパッドＡは、第１半導体素子２２内の温度センサ（例えばダイオード）に接続されている。ゲート駆動パッドＧは、第１半導体素子２２内のＩＧＢＴ構造のゲートに接続されている。電流センスパッドＳＥは、第１半導体素子２２に流れる電流に比例する微小な電流を出力する。そして、ケルビンエミッタパッドＫＥは、第１半導体素子２２内のＩＧＢＴ構造のエミッタに接続されている。同様に、第２半導体素子２４の五つの信号パッド２４ｃ及び第３半導体素子２６の五つの信号パッド２６ｃにも、第１温度センスパッドＫ、第２温度センスパッドＡ、ゲート駆動パッドＧ、電流センスパッドＳＥ及びケルビンエミッタパッドＫＥが含まれる。

上記から理解されるように、本実施例の半導体装置１０では、合計１５個の信号パッド２２ｃ、２４ｃ、２６ｃが存在する。それに対して、複数の第３外部接続端子３６の数は１１であり、信号パッド２２ｃ、２４ｃ、２６ｃの数よりも少ない。これは、第１半導体素子２２の第１温度センスパッドＫ及び第２温度センスパッドＡと、第３半導体素子２６の第１温度センスパッドＫ及び第２温度センスパッドＡには、複数の第３外部接続端子３６が接続されていないためである。半導体装置１０では、両側に位置する第１半導体素子２２及び第３半導体素子２６よりも、中央に位置する第２半導体素子２４の方が、高温になりやすい。そのことから、第２半導体素子２４の温度を監視しておけば、第１半導体素子２２及び第３半導体素子２６が過熱することも避けることができる。この観点に基づいて、半導体装置１０では、第１半導体素子２２の第１温度センスパッドＫ及び第２温度センスパッドＡと、第３半導体素子２６の第１温度センスパッドＫ及び第２温度センスパッドＡに関して、第３外部接続端子３６の接続が省略されている。これにより、複数の第３外部接続端子３６の数が削減されている。複数の第３外部接続端子３６の数が削減されることで、例えば、複数の第３外部接続端子３６に接続される外部コネクタの数を削減することができる。一例ではあるが、本実施例の半導体装置１０では、１１本の第３外部接続端子３６が、二つの外部コネクタに接続されることが想定されており、５本のグループと６本のグループとに分けて配列されている。

次に、図９－図１２を参照して、半導体装置１０の製造方法の一例について説明する。先ず、図９に示すように、第１リフロー工程を実施する。この工程では、複数の半導体素子２２、２４、２６、複数の導体スペーサ１８及びリードフレーム１９を用意する。リードフレーム１９には、第２導体板１４、第１外部接続端子３２、二つの第２外部接続端子３４及び複数の第３外部接続端子３６が一体に設けられている。次いで、リードフレーム１９の第２導体板１４上に、複数の半導体素子２２、２４、２６及び複数の導体スペーサ１８をはんだ付けする。このとき、複数の半導体素子２２、２４、２６は、それぞれ第２導体板１４上にはんだ付けされ、各々の半導体素子２２、２４、２６上に一つの導体スペーサ１８がはんだ付けされる。

続いて、図１０に示すように、第２リフロー工程を実施する。この工程では、第１導体板１２を用意し、複数の導体スペーサ１８上に第１導体板１２をはんだ付けする。続いて、図１１に示すように、封止工程を実施する。この工程では、複数の半導体素子２２、２４、２６を、例えば封止樹脂によって封止することにより、封止体１６を形成する。この段階では、第１導体板１２及び第２導体板１４が、封止体１６によって覆われてもよい。また、封止工程に先立って、リードフレーム１９にプライマを塗布する工程が実施されてもよい。最後に、図１２に示すように、リードフレーム１９の不要部分を切除するとともに、封止体１６の表面を切削又は研削することによって、第１導体板１２及び第２導体板１４を封止体１６の表面に露出される。これにより、半導体装置１０が完成する。

以上のように、本明細書で開示する技術では、第１導体板１２に孔４０を形成することによって、第１導体板１２に接続された第１外部接続端子３２と、各々の半導体素子２２、２４、２６との間の電気抵抗の不均等を改善する。この孔４０を用いた技術は、第２導体板１４にも同様に採用することができる。あるいは、半導体装置１０が第２導体板１４を備えない場合でも、同様に採用することができる。加えて、他の構成例としては、孔４０に代えて、第１導体板１２又は第２導体板１４にスリットを形成してもよい。この場合でも、複数の半導体素子２２、２４、２６の間で、電流Ｃ２２、Ｃ２４、Ｃ２６の経路長の均等化を図ることができる。あるいは、第１外部接続端子３２と、各々の半導体素子２２、２４、２６との間の距離に応じて、各々の半導体素子２２、２４、２６の電流Ｃ２２、Ｃ２４、Ｃ２６が流れる経路の断面積を変化させてもよい。このような構成によっても、第１外部接続端子３２と各々の半導体素子２２、２４、２６との間の電気抵抗の不均等を改善することができる。

上述した実施例では、半導体装置１０が二つの第２外部接続端子３４を備えているが、第２外部接続端子３４の数は特に限定されない。前述したように、半導体装置１０は、単一の第２外部接続端子３４のみを有してもよいし、三以上の第２外部接続端子３４を有してもよい。また、第２外部接続端子３４は、封止体１６に対して第１外部接続端子３２と同じ側に位置してもよいし、第１外部接続端子３２とは異なる側に位置してもよい。

図１４、図１５は、単一の第２外部接続端子３４を有する半導体装置１０ａ、１０ｂを示す。図１４に示す半導体装置１０ａでは、前述した半導体装置１０の二つの第２外部接続端子３４のうち、一方の第２外部接続端子３４が省略されている。図１５に示す半導体装置１０ｂでは、前述した半導体装置１０の二つの第２外部接続端子３４のうち、他方の第２外部接続端子３４が省略されている。

本明細書で開示する半導体装置１０、１０ａ、１０ｂは、前述したように、コンバータやインバータといった電力変換回路に採用することができる。この場合、図１６に示すように、二つの半導体装置１０、１０ａ、１０ｂを直列に接続することで、コンバータやインバータにおける上下のアームを構成することができる。二つの半導体装置１０、１０ａ、１０ｂの各々には、本明細書で開示する三種類の半導体装置１０、１０ａ、１０ｂのいずれを採用してもよい。

図１７－図２０は、二つの半導体装置１０、１０ａ、１０ｂが直列に接続された、いくつかの形態を示す。図１７に示す形態では、図１４に示した半導体装置１０ａと、図１５に示した半導体装置１０ｂとが、直列に接続されている。二つの半導体装置１０ａ、１０ｂは、対向するように配置されており、図１７では図示されないが、一方の（手前側の）半導体装置１０ａの第２導体板１４と、他方の（奥側の）半導体装置１０ｂの第１導体板１２とが向かい合っている。一方の半導体装置１０ａの第２外部接続端子３４は、バスバー１１を介して、他方の半導体装置１０ｂの第１外部接続端子３２に接続されている。なお、図１７－図２０における符号Ｐ、Ｏ、Ｎは、それぞれ図１６における符号Ｐ、Ｏ、Ｎとそれぞれ対応する。

図１８に示す形態においても、図１４に示した半導体装置１０ａと、図１５に示した半導体装置１０ｂとが、直列に接続されている。但し、図１７に示した形態と比較して、二つの半導体装置１０ａ、１０ｂの位置が入れ替えられており、図１８では図示されないが、一方の（奥側の）半導体装置１０ａの第１導体板１２と、他方の（手前側の）半導体装置１０ｂの第２導体板１４とが向かい合っている。一方の半導体装置１０ａの第２外部接続端子３４は、バスバー１１を介して、他方の半導体装置１０ｂの第１外部接続端子３２に接続されている。

図１９に示す形態では、図１４に示した半導体装置１０ａの二つが、直列に接続されている。二つの半導体装置１０ａは、対向するように配置されており、図１９では図示されないが、一方の（手前側の）半導体装置１０ａの第１導体板１２と、他方の（奥側の）半導体装置１０ａの第１導体板１２とが向かい合っている。即ち、二つの半導体装置１０ａは、互いに反転された姿勢となっている。一方の半導体装置１０ａの第１外部接続端子３２は、バスバー１１を介して、他方の半導体装置１０ａの第２外部接続端子３４に接続されている。

図２０に示す形態においても、図１４に示した半導体装置１０ａの二つが、直列に接続されている。但し、図１９に示した形態と比較して、それぞれの半導体装置１０ａの向きが反転されており、図２０では図示されないが、一方の半導体装置１０ａの第２導体板１４と、他方の半導体装置１０ａの第２導体板１４とが向かい合っている。一方の半導体装置１０ａの第１外部接続端子３２は、バスバー１１を介して、他方の半導体装置１０ａの第２外部接続端子３４に接続されている。なお、二以上の半導体装置１０、１０ａ、１０ｂを接続する形態は、図１７－図２０に示した形態に限定されるものではない。

本明細書で開示された技術によると、半導体装置は、第１導体板と、第１導体板上に配置された複数の半導体素子と、第１導体板１２に接続されている第１外部接続端子とを備えることができる。この場合、複数の半導体素子は、第１半導体素子、第２半導体素子及び第３半導体素子を含むことができる。そして、第１導体板には、少なくとも一つの孔を設けることができ、それによって、第１半導体素子、第２半導体素子及び第３半導体素子のそれぞれに流れる電流を均一化することができる。ここでいう均一化とは、孔が存在しない場合と比較して、電流の差異が低減されることを意味する。

次に、図２１－図２５を参照して、実施例２の半導体装置１１０について説明する。この半導体装置１１０では、第１導体板１１２と第２導体板１１４に絶縁基板が採用されており、この点において上述した半導体装置１０、１０ａ、１０ｂと相違する。第２に、第３外部接続端子３６の数も変更されており、詳しくは、第３外部接続端子３６の数は、複数の半導体素子２２、２４、２６の信号パッド２２ｃ、２４ｃ、２６ｃの数に等しい。第３に、各々の半導体素子２２、２４、２６は、導体スペーサ１８を介することなく、第１導体板１１２へ接合されている。他の構成については、上述した半導体装置１０、１０ａ、１０ｂと同一又は対応している。上述した半導体装置１０、１０ａ、１０ｂと同一又は対応する構成については、同一の符号を付すことによって、重複する説明は省略する。

図２１－図２５に示すように、第１導体板１１２は、内側導体層１１２ａと絶縁層１１２ｂと外側導体層１１２ｃとを有する。絶縁層１１２ｂは、内側導体層１１２ａと外側導体層１１２ｃとの間に位置している。一例ではあるが、内側導体層１１２ａ及び外側導体層１１２ｃのそれぞれは、銅又はアルミニウム等の金属層であってよく、絶縁層１１２ｂはセラミック基板であってよい。このような第１導体板１１２には、例えばＤＢＣ（Direct Bonded Copper）又はＤＢＡ（Direct Bonded Aluminum）を採用することができる。

内側導体層１１２ａには、封止体１６の内部において、複数の半導体素子２２、２４、２６の上面電極２２ａ、２４ａ、２６ａが接合されている。また、内側導体層１１２ａには、第１外部接続端子３２も接合されている。これにより、第１外部接続端子３２は、内側導体層１１２ａを介して、半導体素子２２、２４、２６へ電気的に接続されている。そして、内側導体層１１２ａには、各々の半導体素子２２、２４、２６に流れる電流を均一化するための孔４０が形成されている。孔４０の機能については、前述した半導体装置１０と同様である。即ち、孔４０は、第２半導体素子２４と第１外部接続端子３２との間を流れる電流を迂回させ、それによって、第１外部接続端子３２からの距離が異なる複数の半導体素子２２、２４、２６に流れる電流を均一化する。孔４０の具体的な構成（例えば、位置、大きさ、形状）についても、前述した半導体装置１０と同様に、適宜設計することができる。

なお、第１導体板１１２の内側導体層１１２ａは、メイン部分Ｘと、複数の信号ライン部分Ｙとを有する。メイン部分Ｘには、複数の半導体素子２２、２４、２６と第１外部接続端子３２が接合されており、かつ、孔４０が設けられている。複数の信号ライン部分Ｙは、メイン部分Ｘから離間（絶縁）して設けられており、複数の信号パッド２２ｃ、２４ｃ、２６ｃを、複数の第３外部接続端子３６へそれぞれ接続する。このように、第１導体板１１２が絶縁基板であると、内側導体層１１２ａのプロファイルを自由に設計することができ、半導体装置１１０の内部構造を簡素にすることができる。

第１導体板１１２の孔４０は、内側導体層１１２ａのみに設けられており、絶縁層１１２ｂによって画定された底面を有する。このような構成によると、第１導体板１１２の剛性が、孔４０の存在によって低下することを避けることができる。また、内側導体層１１２ａと外側導体層１１２ｃとが意図せず導通することも回避することができる。なお、外側導体層１１２ｃは、封止体１６の表面に露出しており、例えば外部の冷却器に隣接して配置される。

第２導体板１１４は、内側導体層１１４ａと絶縁層１１４ｂと外側導体層１１４ｃとを有する。絶縁層１１４ｂは、内側導体層１１４ａと外側導体層１１４ｃとの間に位置している。第１導体板１１２の内側導体層１１２ａに対向している。一例ではあるが、内側導体層１１４ａ及び外側導体層１１４ｃのそれぞれは、銅又はアルミニウム等の金属層であってよく、絶縁層１１４ｂはセラミック基板であってよい。このような第２導体板１１４には、例えばＤＢＣ又はＤＢＡを採用することができる。

内側導体層１１４ａには、封止体１６の内部において、複数の半導体素子２２、２４、２６の下面電極２２ｂ、２４ｂ、２６ｂが接合されている。また、内側導体層１１４ａには、二つの第２外部接続端子３４も接合されている。これにより、二つの第２外部接続端子３４は、内側導体層１１４ａを介して、半導体素子２２、２４、２６へ電気的に接続されている。一方、外側導体層１１２ｃは、封止体１６の表面に露出しており、例えば外部の冷却器に隣接して配置される。

以上のように、半導体装置１１０では、第１導体板１１２と第２導体板１１４に、絶縁基板が採用されている。このような構成によると、内側導体層１１２ａ、１１４ａを自由なプロファイルで形成することができ、例えば、第１導体板１１２の内側導体層１１２ａと第２導体板１１４の内側導体層１１４ａとを広い面積で対向させることができる。第１導体板１１２の内側導体層１１２ａと第２導体板１１４の内側導体層１１４ａには、互いに逆向きの電流が流れることから、それらの内側導体層１１２ａ、１１４ａが広い面積で対向していると、半導体装置１１０のインピーダンスを有意に低下させることができる。これにより、例えば半導体素子２２、２４、２６のスイッチング時に生じるサージ電圧を抑制することができる。

以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。

１０、１０ａ、１０ｂ：半導体装置
１２：第１導体板
１４：第２導体板
１６：封止体
１８：導体スペーサ
２２：第１半導体素子
２４：第２半導体素子
２６：第３半導体素子
３２：第１外部接続端子
３４：第２外部接続端子
３６：第３外部接続端子
４０：孔
１１２：絶縁基板である第１導体板
１１２ａ：第１導体板の内側導体層
１１２ｂ：第１導体板の絶縁層
１１２ｃ：第１導体板の外側導体層
１１４：絶縁基板である第２導体板
１１４ａ：第２導体板の内側導体層
１１４ｂ：第２導体板の絶縁層
１１４ｃ：第２導体板の外側導体層
ＰＳ：対称面

Claims

第１導体板と、
前記第１導体板上に配置された複数の半導体素子と、
前記第１導体板に接続されている第１外部接続端子と、
前記第１導体板に対向しているとともに、前記複数の半導体素子の各々に接続された第２導体板と、
前記第２導体板に接続されている少なくとも一つの第２外部接続端子と、
を備え、
前記複数の半導体素子は、第１半導体素子、第２半導体素子及び第３半導体素子を含み、
前記第２半導体素子は、前記第１半導体素子と前記第３半導体素子との間に配置されており、
前記第１導体板において前記第１外部接続端子が接続されている範囲は、前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子のなかで、前記第２半導体素子に最も近接しており、
前記第１導体板には、前記第１外部接続端子が接続されている範囲と、前記第２半導体素子が接続されている範囲との間に、孔が設けられており、
前記第１導体板及び前記第２導体板に垂直な方向から平面視したときに、前記第２導体板の面積は、前記第１導体板の面積よりも小さい、
半導体装置。
前記第１導体板及び前記第２導体板に対して垂直な方向から平面視したときに、前記第１導体板は、前記第１外部接続端子が接続されている範囲から、前記複数の半導体素子が接続されている範囲に向けて、その幅が拡大する拡大部分を有する、請求項１に記載の半導体装置。
前記拡大部分は一対の側縁を有し、前記一対の側縁の各々は、前記複数の半導体素子側に位置する基端から、前記第１外部接続端子側に位置する先端まで延びており、
前記拡大部分の前記側縁の前記基端は、第２外部接続端子の前記第１外部接続端子側に位置する側縁よりも、前記第１外部接続端子から見て遠い側に位置する、
請求項２に記載の半導体装置。
第１導体板と、
前記第１導体板上に配置された複数の半導体素子と、
前記第１導体板に接続されている第１外部接続端子と、
前記第１導体板に対向しているとともに、前記複数の半導体素子の各々に接続された第２導体板と、
前記第２導体板に接続されている少なくとも一つの第２外部接続端子と、
を備え、
前記複数の半導体素子は、第１半導体素子、第２半導体素子及び第３半導体素子を含み、
前記第２半導体素子は、前記第１半導体素子と前記第３半導体素子との間に配置されており、
前記第１導体板において前記第１外部接続端子が接続されている範囲は、前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子のなかで、前記第２半導体素子に最も近接しており、
前記第１導体板には、前記第１外部接続端子が接続されている範囲と、前記第２半導体素子が接続されている範囲との間に、孔が設けられており、
前記第１導体板及び前記第２導体板に対して垂直な方向から平面視したときに、前記第１導体板は、前記第１外部接続端子が接続されている範囲から、前記複数の半導体素子が接続されている範囲に向けて、その幅が拡大する拡大部分を有し、
前記拡大部分は一対の側縁を有し、前記一対の側縁の各々は、前記複数の半導体素子側に位置する基端から、前記第１外部接続端子側に位置する先端まで延びており、
前記拡大部分の前記側縁の前記基端は、第２外部接続端子の前記第１外部接続端子側に位置する側縁よりも、前記第１外部接続端子から見て遠い側に位置する、
半導体装置。
前記拡大部分の少なくとも一部は、前記第２外部接続端子に対向している、請求項２から４のいずれか一項に記載の半導体装置。
第１導体板と、
前記第１導体板上に配置された複数の半導体素子と、
前記第１導体板に接続されている第１外部接続端子と、
前記第１導体板に対向しているとともに、前記複数の半導体素子の各々に接続された第２導体板と、
前記第２導体板に接続されている少なくとも一つの第２外部接続端子と、
を備え、
前記複数の半導体素子は、第１半導体素子、第２半導体素子及び第３半導体素子を含み、
前記第２半導体素子は、前記第１半導体素子と前記第３半導体素子との間に配置されており、
前記第１導体板において前記第１外部接続端子が接続されている範囲は、前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子のなかで、前記第２半導体素子に最も近接しており、
前記第１導体板には、前記第１外部接続端子が接続されている範囲と、前記第２半導体素子が接続されている範囲との間に、孔が設けられており、
前記第１導体板及び前記第２導体板に対して垂直な方向から平面視したときに、前記第１導体板は、前記第１外部接続端子が接続されている範囲から、前記複数の半導体素子が接続されている範囲に向けて、その幅が拡大する拡大部分を有し、
前記拡大部分の少なくとも一部は、前記第２外部接続端子に対向している、
半導体装置。
前記第１導体板の前記拡大部分における厚み寸法は、前記第１導体板の前記複数の半導体素子が接続されている範囲における厚み寸法よりも小さく、前記拡大部分が封止体によって覆われている、請求項２から６のいずれか一項に記載の半導体装置。
前記孔の少なくとも一部は、前記拡大部分に位置している、請求項２から７のいずれか一項に記載の半導体装置。
前記孔は、前記第１外部接続端子と前記第２半導体素子との間を流れる電流の少なくとも一部が、前記孔を迂回するように形成されている、請求項１から８のいずれか一項に記載の半導体装置。
前記孔は、前記第１外部接続端子と前記第２半導体素子との間を流れる電流の全てが、前記孔を迂回するように形成されている、請求項１から９のいずれか一項に記載の半導体装置。
前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子は、前記第１導体板に垂直な平面を対称面として実質的に左右対称に配列されている、請求項１から１０のいずれか一項に記載の半導体装置。
前記第１外部接続端子は、前記対称面と交差する範囲において、前記第１導体板に接続されている、請求項１１に記載の半導体装置。
前記孔は、前記対称面に関して左右対称の開口形状を有する、請求項１１又は１２に記載の半導体装置。
前記孔は、長穴形状を有し、前記長穴形状の長手軸は前記対称面に垂直である、請求項１１から１３のいずれか一項に記載の半導体装置。
前記対称面に垂直な方向に関して、前記孔の寸法は、前記第２半導体素子の寸法よりも大きい、請求項１１から１４のいずれか一項に記載の半導体装置。
前記対称面に垂直な方向に関して、前記孔の寸法は、前記第１半導体素子と前記第３半導体素子との間の中心間距離よりも小さい、請求項１１から１５のいずれか一項に記載の半導体装置。
前記第１導体板において前記第１外部接続端子が接続されている前記範囲は、前記対称面に対して左右対称である、請求項１１から１６のいずれか一項に記載の半導体装置。
前記対称面に垂直な方向に関して、前記孔の寸法は、前記第１導体板において前記第１外部接続端子が接続されている前記範囲の寸法よりも大きい、請求項１１から１７のいずれか一項に記載の半導体装置。
前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子は、前記対称面に垂直な方向に沿って直線的に配列されている、請求項１１から１８のいずれか一項に記載の半導体装置。
前記第１導体板は、内側導体層と、外側導体層と、前記内側導体層及び前記外側導体層の間に位置する絶縁層とを有する絶縁基板であり、
前記第１外部接続端子は、前記内側導体層を介して、前記複数の半導体素子へ電気的に接続されており、
前記孔は、前記内側導体層に設けられている、請求項１から１９のいずれか一項に記載の半導体装置。
前記孔は、前記内側導体層のみに設けられており、前記絶縁層によって画定された底面を有する、請求項２０に記載の半導体装置。
前記内側導体層及び前記外側導体層のそれぞれは金属層であり、
前記絶縁層はセラミック基板である、請求項２０又は２１に記載の半導体装置。
前記絶縁基板は、ＤＢＣ（Direct Bonded Copper）基板である、請求項２０から２２のいずれか一項に記載の半導体装置。
前記少なくとも一つの第２外部接続端子は、二つの第２外部接続端子を含む、請求項１から２３のいずれか一項に記載の半導体装置。
前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子は、前記第１導体板に垂直な平面を対称面として実質的に左右対称に配列されており、
前記二つの第２外部接続端子の一方は、前記対称面の一方側において、前記第２導体板に接続されており、
前記二つの第２外部接続端子の他方は、前記対称面の他方側において、前記第２導体板に接続されている、請求項２４に記載の半導体装置。
前記二つの第２外部接続端子は、前記対称面に対して実質的に左右対称に設けられている、請求項２５に記載の半導体装置。
前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子の各々は、エミッタ及びコレクタを有するＩＧＢＴを含んでおり、
前記エミッタは、前記第１導体板へ電気的に接続されており、前記コレクタは、前記第２導体板へ電気的に接続されている、請求項１から２６のいずれか一項に記載の半導体装置。
前記第２導体板は、内側導体層と、外側導体層と、前記内側導体層及び前記外側導体層の間に位置する絶縁層とを有する絶縁基板であり、
前記第２外部接続端子は、前記第２導体板の前記内側導体層を介して、前記複数の半導体素子へ電気的に接続されている、請求項１から２７のいずれか一項に記載の半導体装置。