JP7156170B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
特許文献１及び特許文献２は、ゲート用トレンチの底部に膜厚の大きい底部絶縁膜が設けられた半導体装置を開示する。このような膜厚の大きい底部絶縁膜が設けられていると、トレンチゲート部の底部の絶縁破壊が抑えられ、半導体装置の耐圧が向上する。また、特許文献１及び特許文献２に開示されるように、このような底部絶縁膜内に下部電極を設けることにより、半導体装置の電気的特性を改善する技術も提案されている。
特開２０１１－１９９１０９号公報 特開２０１６－１８１６１８号公報
このような底部絶縁膜は、ゲート用トレンチを形成した後に、熱酸化技術を利用してゲート用トレンチの底部に成膜される。この熱酸化を実施したときに、ｐ型ボディ領域に含まれるｐ型不純物が拡散し、ｐ型ボディ領域が深く形成されてしまう。このため、チャネル抵抗が大きくなるという問題がある。
本明細書は、膜厚の大きい底部絶縁膜を有するトレンチゲート部を備えた半導体装置において、低いチャネル抵抗を実現する技術を提供する。
本明細書が開示する半導体装置は、その種類は特に限定されず、例えばＭＯＳＦＥＴ又はＩＧＢＴである。また、本明細書が開示する半導体装置の半導体材料は、特に限定されるものではなく、例えばワイドバンドギャップ半導体である。ワイドバンドギャップ半導体は、例えば窒化物半導体、炭化珪素又は酸化ガリウムであってもよい。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の一方の主面に形成されたゲート用トレンチ内に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面に形成されたコンタクト用トレンチ内に設けられている表面電極と、を備えることができる。前記半導体基板は、前記トレンチゲート部の底面及び側面に接する第１導電型の第１半導体領域と、前記第１半導体領域上に設けられており、前記トレンチゲート部の前記側面に接しており、前記表面電極に接している第２導電型の第２半導体領域と、前記第２半導体領域上に設けられており、前記半導体基板の前記一方の主面に露出する位置に配置されており、前記トレンチゲート部の前記側面に接しており、前記表面電極に接している第１導電型の第３半導体領域と、前記コンタクト用トレンチの下方であって、前記第１半導体領域と前記第２半導体領域の間に設けられており、前記第１半導体領域よりも第１導電型のキャリア濃度が高い高濃度半導体領域と、を有することができる。前記トレンチゲート部は、前記第１半導体領域と前記第３半導体領域を隔てる位置にある前記第２半導体領域にゲート絶縁膜を介して対向するゲート電極と、前記ゲート電極下に設けられており、前記ゲート絶縁膜よりも膜厚の大きい底部絶縁膜と、を有することができる。上記半導体装置は、低いオン抵抗という特性を有することができる。
上記半導体装置では、前記トレンチゲート部はさらに、前記ゲート電極下に設けられており、前記底部絶縁膜を介して前記第１半導体領域に対向する下部電極、を有していてもよい。このような下部電極が設けられていると、半導体装置の電気的特性を改善することができる。例えば、前記下部電極が前記ゲート電極に電気的に接続されていてもよい。この場合、前記下部電極が対向する前記第１半導体領域において、キャリアの蓄積効果が発揮される。これにより、半導体装置のオン抵抗が低下し、半導体装置の定常損失が低減され得る。
上記半導体装置では、前記半導体基板はさらに、前記コンタクト用トレンチの下方であって、前記第１半導体領域に囲まれる位置に設けられている第２導電型のＳＪ用半導体領域、を有していてもよい。このようなＳＪ用半導体領域が設けられていると、半導体装置の耐圧を向上させることができる。
上記半導体装置では、前記半導体基板はさらに、前記コンタクト用トレンチの下方であって、前記ＳＪ用半導体領域と前記高濃度半導体領域の間に設けられており、前記第１半導体領域よりも第１導電型のキャリア濃度が低い低濃度半導体領域、を有していてもよい。このような低濃度半導体領域が設けられていると、その部分の電界集中が緩和される。これにより、半導体装置が高いオン耐量という特性を有することができる。
本明細書が開示する半導体装置の製造方法は、第２半導体領域形成工程と、ゲート用トレンチ形成工程と、底部絶縁膜成膜工程と、ゲート絶縁膜成膜工程と、ゲート電極形成工程と、第３半導体領域形成工程と、コンタクト用トレンチ形成工程と、高濃度半導体領域形成工程と、活性化工程と、を備えることができる。前記第２半導体領域形成工程は、第１導電型の第１半導体領域上に第２導電型の第２半導体領域が設けられた半導体基板を形成する工程である。前記第２半導体領域形成工程では、第１導電型の前記半導体基板の一方の主面に第２導電型の不純物を導入し、前記第１半導体領域上に前記第２半導体領域を形成する。前記ゲート用トレンチ形成工程では、前記半導体基板の前記一方の主面から前記第２半導体領域を貫通して前記第１半導体領域に達するゲート用トレンチを形成する。前記底部絶縁膜成膜工程では、熱酸化技術を利用して、前記ゲート用トレンチの底部に底部絶縁膜を成膜する。前記ゲート絶縁膜成膜工程では、前記底部絶縁膜上の前記ゲート用トレンチの側面に前記底部絶縁膜よりも膜厚が薄いゲート絶縁膜を成膜する。前記ゲート電極形成工程では、前記ゲート用トレンチ内に前記ゲート絶縁膜を介して前記半導体基板に対向するゲート電極を形成する。前記第３半導体領域形成工程では、前記半導体基板の前記一方の主面に第１導電型の不純物を導入し、前記第２半導体領域上に第１導電型の第３半導体領域を形成する。前記コンタクト用トレンチ形成工程では、前記半導体基板の前記一方の主面から前記第３半導体領域を貫通して前記第２半導体領域に達するコンタクト用トレンチを形成する。前記高濃度半導体領域形成工程では、前記コンタクト用トレンチを介して第１導電型の不純物を導入し、前記第１半導体領域と前記第２半導体領域の間に第１導電型の高濃度半導体領域を形成する。前記活性化工程では、アニール処理によって前記高濃度半導体領域を活性化させる。上記製造方法によると、前記活性化工程において、前記高濃度半導体領域に含まれる第１導電型不純物が横方向に拡散し、前記第２半導体領域のうちの下側部分のチャネルを実質的に消失させることができる。これにより、前記第２半導体領域の実質的なチャネル長が短くなるので、チャネル抵抗を低下させることができる。
上記製造方法はさらに、下部電極形成工程を備えていてもよい。前記下部電極形成工程では、前記ゲート用トレンチ内の前記ゲート電極下に下部電極を形成する。前記下部電極は、前記底部絶縁膜を介して前記第１半導体領域に対向する。このような下部電極が設けられていると、半導体装置の電気的特性を改善することができる。例えば、前記下部電極が前記ゲート電極に電気的に接続されていてもよい。この場合、前記下部電極が対向する前記第１半導体領域において、キャリアの蓄積効果が発揮される。これにより、半導体装置のオン抵抗が低下し、半導体装置の定常損失が低減され得る。
上記製造方法はさらに、ＳＪ用半導体領域形成工程を備えていてもよい。前記ＳＪ用半導体領域形成工程では、前記コンタクト用トレンチを介して第２導電型の不純物を導入し、前記第１半導体領域に囲まれる位置に第２導電型のＳＪ用半導体領域を形成する。このようなＳＪ用半導体領域が設けられていると、半導体装置の耐圧を向上させることができる。
上記製造方法はさらに、低濃度半導体領域形成工程を備えていてもよい。前記低濃度半導体領域形成工程では、前記コンタクト用トレンチを介して第２導電型の不純物を導入し、前記ＳＪ用半導体領域と前記高濃度半導体領域の間に前記第１半導体領域よりも第１導電型のキャリア濃度が低い第１導電型の低濃度半導体領域を形成する。このような低濃度半導体領域が設けられていると、その部分の電界集中が緩和される。これにより、半導体装置が高いオン耐量という特性を有することができる。
第１実施形態の半導体装置の単位セルに対応した要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第１実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第２実施形態の半導体装置の単位セルに対応した要部断面図を模式的に示す。 第２実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第２実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。 第２実施形態の半導体装置の製造過程中の要部断面図を模式的に示す。
（第１実施形態）
図１に示されるように、第１実施形態の半導体装置１は、縦型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）であり、半導体基板１０、半導体基板１０の裏面１０Ａを被覆するように設けられているドレイン電極２２、半導体基板１０の表面１０Ｂの一部に設けられているソース電極２４、及び、半導体基板１０の表面１０Ｂの一部に設けられているトレンチゲート部３０を備えている。半導体基板１０の材質は、シリコンである。この例に代えて、半導体基板１０の材質は、例えば窒化物半導体、炭化珪素又は酸化ガリウムであってもよい。半導体基板１０は、ｎ+型のドレイン領域１１、ｎ-型のドリフト領域１２、ｐ型のボディ領域１３、ｎ+型のソース領域１４、ｎ+型の高濃度半導体領域１５、ｎ-型の低濃度半導体領域１６及びｐ型のＳＪ用半導体領域１７を有している。
半導体基板１０の表面１０Ｂからソース領域１４及びボディ領域１３を貫通してドリフト領域１２の一部に侵入するようにゲート用トレンチＴＲ１が形成されており、そのゲート用トレンチＴＲ１内にトレンチゲート部３０が設けられている。さらに、半導体基板１０の表面１０Ｂからソース領域１４を貫通してボディ領域１３の一部に侵入するようにコンタクト用トレンチＴＲ２が形成されており、そのコンタクト用トレンチＴＲ２内にソース電極２４の一部が充填されている。コンタクト用トレンチＴＲ２は、隣り合うゲート用トレンチＴＲ１の間に配置されている。ソース電極２４は、表面電極の一例である。
トレンチゲート部３０は、上下に２段のゲート部を備えたダブルゲート構造で構成されており、ゲート用トレンチＴＲ１内の相対的に下側に配置された下側ゲート部３２、及び、ゲート用トレンチＴＲ１内の相対的に上側に配置された上側ゲート部３４を有している。
下側ゲート部３２は、ゲート用トレンチＴＲ１の底部に設けられた底部絶縁膜３２ａ、及び、その底部絶縁膜３２ａを介してドリフト領域１２に対向するように設けられている下部電極３２ｂを有している。底部絶縁膜３２ａは、後述するように、熱酸化技術を利用して成膜されており、酸化シリコンで構成されている。下部電極３２ｂは、底部絶縁膜３２ａ内に埋設されており、ポリシリコンで構成されている。この例では、下部電極３２ｂがソース電極２４と同電位に固定されている。これにより、寄生容量Ｃｇｄを低下させることができる。
上側ゲート部３４は、ゲート用トレンチＴＲ１の側面を被膜するように設けられているゲート絶縁膜３４ａ、及び、そのゲート絶縁膜３４ａを介してドリフト領域１２とソース領域１４を隔てる位置にあるボディ領域１３に対向するゲート電極３４ｂを有している。これにより、半導体装置１がオンするときには、ドリフト領域１２とソース領域１４を隔てる位置にあるボディ領域１３にチャネル（反転層）が形成される。ゲート絶縁膜３４ａは、酸化シリコンで構成されている。ゲート電極３４ｂは、ポリシリコンで構成されている。
ここで、底部絶縁膜３２ａの膜厚３２Ｔは、下部電極３２ｂの底面からゲート用トレンチＴＲ１の底面までの長さとして定義される。なお、下部電極３２ｂが設けられていない場合、底部絶縁膜３２ａの膜厚３２Ｔは、ゲート電極３４ｂの底面からゲート用トレンチＴＲ１の底面までの長さとして定義される。ゲート絶縁膜３４ａの膜厚３４Ｔは、ゲート電極３４ｂの側面からゲート用トレンチＴＲ１の側面までの長さとして定義される。半導体装置１では、膜厚３２Ｔ＞膜厚３４Ｔの関係が成立している。このように、ゲート用トレンチＴＲ１の底部、即ち、ゲート電極３４ｂ下に膜厚の厚い底部絶縁膜３２ａが設けられていると、トレンチゲート部３０の絶縁破壊が抑えられ、半導体装置１の耐圧が向上する。
なお、この例では、ゲート用トレンチＴＲ１の幅が深さ方向に一定の形態を例示しているが、ゲート用トレンチＴＲ１の幅は深さ方向に変わってもよい。ゲート用トレンチＴＲ１の幅は、深部に向けて先細りのテーパであってもよく、下側ゲート部３２と上側ゲート部３４の間に段差が形成されていてもよい。
ドレイン領域１１は、半導体基板１０の裏層部に設けられており、半導体基板１０の裏面１０Ａに露出する位置に配置されている。ドレイン領域１１は、ドレイン電極２２に接しており、ドレイン電極２２にオーミック接触している。
ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とボディ領域１３の間に配置されており、ドレイン領域１１とボディ領域１３の双方に接している。ドリフト領域１２は、トレンチゲート部３０の底面及び側面の一部に接している。より詳細には、ドリフト領域１２は、下側ゲート部３２の底面及び側面に接するとともに、上側ゲート部３４の側面の一部にも接している。ドリフト領域１２の不純物濃度は、厚み方向の略一定となっている。また、ドリフト領域１２の不純物濃度は、後述するように、ＳＪ用半導体領域１７との間でスーパージャンクション構造を構成するように調整されている。ドリフト領域１２は、第１半導体領域の一例である。
ボディ領域１３は、ドリフト領域１２上に設けられており、ドリフト領域１２とソース領域１４の間に配置されており、ドリフト領域１２とソース領域１４の双方に接している。ボディ領域１３は、トレンチゲート部３０の側面に接している。より詳細には、ボディ領域１３は、上側ゲート部３４の側面の一部に接している。
ボディ領域１３は、メインボディ領域１３ａとボディコンタクト領域１３ｂを有している。メインボディ領域１３ａは、上側ゲート部３４の側面の一部に接するように構成されている。メインボディ領域１３ａの不純物濃度は、半導体基板１０の表面１０Ｂ側から深部に向けて減少している。半導体基板１０の表面１０Ｂ側のメインボディ領域１３ａの不純物濃度は、閾値電圧を考慮して設計されている。この例では、閾値電圧が３Ｖ以上となるように、半導体基板１０の表面１０Ｂ側のメインボディ領域１３ａの不純物濃度は、１×１０17ｃｍ-3以上となるように調整されている。ボディコンタクト領域１３ｂは、コンタクト用トレンチＴＲ２の底面に接するように設けられている。ボディコンタクト領域１３ｂは、メインボディ領域１３ａよりもｐ型不純物を高濃度に含んでおり、ソース電極２４にオーミック接触している。ボディ領域１３は、第２半導体領域の一例である。
ソース領域１４は、ボディ領域１３上に設けられており、半導体基板１０の表面１０Ｂに露出する位置に配置されている。ソース領域１４は、トレンチゲート部３０の側面に接している。より詳細には、ソース領域１４は、上側ゲート部３４の側面の一部に接している。ソース領域１４はまた、ソース電極２４の側面にも接しており、ソース電極２４にオーミック接触している。ソース領域１４は、第３半導体領域の一例である。
上記したように、コンタクト用トレンチＴＲ２内に充填されているソース電極２４は、その底面でボディコンタクト領域１３ｂに接しており、その側面でソース領域１４に接している。このようなコンタクト用トレンチＴＲ２が設けられていると、ボディコンタクト領域１３ｂ及びソース領域１４のソース電極２４に対する接触面積を広く確保することができる。このため、半導体装置１では、隣り合うゲート用トレンチＴＲ１の間隔（ゲートピッチ）を短くすることができる。なお、この例では、コンタクト用トレンチＴＲ２の幅が深さ方向に一定の形態を例示しているが、コンタクト用トレンチＴＲ２の幅は深さ方向に変わってもよい。コンタクト用トレンチＴＲ２の幅は、深部に向けて先細りのテーパであってもよい。
高濃度半導体領域１５は、コンタクト用トレンチＴＲ２の下方に設けられており、ドリフト領域１２とボディ領域１３の間に配置されており、ドリフト領域１２とボディ領域１３の双方に接している。この例では、高濃度半導体領域１５は、ドリフト領域１２とボディ領域１３の接合深さに対して３μｍ以下の範囲内に配置されている。高濃度半導体領域１５のｎ型のキャリア濃度は、ドリフト領域１２のｎ型のキャリア濃度よりも高い。後述するように、高濃度半導体領域１５は、コンタクト用トレンチＴＲ２を介してｎ型不純物をイオン注入することで形成される。イオン注入で導入されたｎ型不純物の一部は、その後の活性化工程において横方向に拡散し、メインボディ領域１３ａのうちの下側部分のｐ型のキャリア濃度を低下させる。
低濃度半導体領域１６は、コンタクト用トレンチＴＲ２の下方に設けられており、ＳＪ用半導体領域１７と高濃度半導体領域１５の間に配置されており、ＳＪ用半導体領域１７と高濃度半導体領域１５の双方に接している。この例では、低濃度半導体領域１６は、ゲート電極３４ｂの底面よりも上側に配置されている。低濃度半導体領域１６のｎ型のキャリア濃度は、ドリフト領域１２のｎ型のキャリア濃度よりも低い。後述するように、低濃度半導体領域１６は、コンタクト用トレンチＴＲ２を介してドリフト領域１２の一部にｐ型不純物をイオン注入し、ドリフト領域１２の一部のｎ型のキャリア濃度を低下させること（カウンタードーピング）で形成される。
ＳＪ用半導体領域１７は、コンタクト用トレンチＴＲ２の下方であって、低濃度半導体領域１６の下方に配置されている。ＳＪ用半導体領域１７は、ドリフト領域１２及び低濃度半導体領域１６によって囲まれており、電位はフローティングである。この例では、ＳＪ用半導体領域１７は、ゲート電極３４ｂの底面と概ね同等の深さに配置されている。ＳＪ用半導体領域１７は隣り合うゲート用トレンチＴＲ１の間に配置されており、これらゲート用トレンチＴＲ１とＳＪ用半導体領域１７の間に一対のドリフト領域１２の一部が配置されている。ＳＪ用半導体領域１７と一対のドリフト領域１２の一部は、隣り合うゲート用トレンチＴＲ１の間において、スーパージャンクション構造となるように構成されている。
次に、半導体装置１の動作を説明する。ソース電極２４よりも高い電圧がドレイン電極２２に印加され、ゲート電極３４ｂに閾値電圧よりも高い電圧が印加されると、半導体装置１はオンとなる。このとき、上側ゲート部３４の側面に接するメインボディ領域１３ａ内にチャネル（反転層）が形成される。ソース領域１４から注入された電子は、メインボディ領域１３ａ内に形成されたチャネルを介してドリフト領域１２に移動し、半導体装置１がオンする。上記したように、半導体装置１では、ＳＪ用半導体領域１７と一対のドリフト領域１２の一部がスーパージャンクション構造となるように構成されている。このため、ドリフト領域１２の不純物濃度は比較的に濃く調整されており、ドリフト抵抗は低い。半導体装置１は、低オン抵抗という特性を有することができる。
ゲート電極３４ｂに印加される電圧が閾値電圧を下回ると、メインボディ領域１３ａ内のチャネルが消失し、半導体装置１がオフとなる。上記したように、ＳＪ用半導体領域１７と一対のドリフト領域１２の一部がスーパージャンクション構造となるように構成されているので、このスーパージャンクション構造において電界強度が深さ方向に一様となり、半導体装置１は高い耐圧を有することができる。
また、半導体装置１がオンしているときに負荷短絡等が発生すると、ドレイン電極２２とソース電極２４の間に電源電圧に相当する高い電圧が印加される。このとき、ドリフト領域１２とボディ領域１３の間のｐｎ接合近傍が高電界領域となり、この部分でアバランシェ降伏が発生することが懸念される。半導体装置１では、ドリフト領域１２のｎ型のキャリア濃度よりも低い低濃度半導体領域１６がｐｎ接合近傍に設けられているので、ドリフト領域１２とボディ領域１３の間のｐｎ接合近傍の電界が緩和される。これにより、半導体装置１は、高いオン耐量という特性を有することができる。
次に、図２～図１５を参照して、第１実施形態の半導体装置１の製造方法を説明する。まず、図２に示されるように、ｎ型のシリコン基板である半導体基板１０を準備する。次に、図３に示されるように、イオン注入技術を利用して、半導体基板１０の表面１０Ｂにｐ型不純物を導入し、半導体基板１０の表層部にボディ領域１３を形成する。これにより、ドリフト領域１２上にボディ領域１３が積層した半導体基板１０が形成される（積層工程）。なお、後述するように、このボディ領域１３は、底部絶縁膜を成膜するときの熱酸化工程において拡散する。したがって、このボディ領域１３は、最終的な形態の上側部分に相当する。このボディ領域１３の上側部分の不純物濃度は、高い閾値電圧となるように高濃度に調整されている。
次に、図４に示されるように、半導体基板１０の表面１０Ｂ上にマスク５２をパターニングした後に、ドライエッチング技術を利用して、半導体基板１０の表面１０Ｂからボディ領域１３を貫通してドリフト領域１２に達するゲート用トレンチＴＲ１を形成する（ゲート用トレンチ形成工程）。
次に、図５に示されるように、マスク５２を除去した後に、熱酸化技術を利用して、ゲート用トレンチＴＲ１の内壁面及び半導体基板１０の表面１０Ｂ上に熱酸化膜６２を成膜する（底部絶縁膜成膜工程）。ゲート用トレンチＴＲ１の底部に成膜された熱酸化膜６２の一部が底部絶縁膜３２ａとなる。この熱酸化工程では、ボディ領域１３に含まれていたｐ型不純物が拡散し、ボディ領域１３が深く形成される。
次に、図６に示されるように、ＣＶＤ技術を利用して、熱酸化膜６２上にポリシリコン膜６４を成膜する。ポリシリコン膜６４の一部は、ゲート用トレンチＴＲ１内に充填される。
次に、図７に示されるように、エッチング技術を利用して、ポリシリコン膜６４の一部、すなわち、下部電極３２ｂに相当する部分がゲート用トレンチＴＲ１内に残存するように、ポリシリコン膜６４を除去する（下部電極形成工程）。
次に、図８に示されるように、エッチング技術を利用して、熱酸化膜６２の一部、すなわち、底部絶縁膜３２ａに相当する部分がゲート用トレンチＴＲ１内に残存するように、熱酸化膜６２を除去する。これにより、底部絶縁膜３２ａと下部電極３２ｂで構成される下側ゲート部３２が形成される。
次に、図９に示されるように、熱酸化技術を利用して、底部絶縁膜３２ａ上のゲート用トレンチＴＲ１の側面及び半導体基板１０の表面１０Ｂ上に熱酸化膜６６を成膜する（ゲート絶縁膜成膜工程）。ゲート用トレンチＴＲ１の側面に成膜された熱酸化膜６６の一部がゲート絶縁膜３４ａとなる。
次に、図１０に示されるように、ＣＶＤ技術を利用して、熱酸化膜６６上にポリシリコン膜６８を成膜する。ポリシリコン膜６８の一部は、ゲート用トレンチＴＲ１内に充填される。
次に、図１１に示されるように、エッチング技術を利用して、ポリシリコン膜６８の一部、すなわち、ゲート電極３４ｂに相当する部分がゲート用トレンチＴＲ１内に残存するように、ポリシリコン膜６８を除去する（ゲート電極形成工程）。さらに、エッチング技術を利用して、熱酸化膜６６の一部、すなわち、ゲート絶縁膜３４ａに相当する部分がゲート用トレンチＴＲ１内に残存するように、熱酸化膜６６を除去する。これにより、ゲート絶縁膜３４ａとゲート電極３４ｂで構成される上側ゲート部３４が形成される。さらに、上側ゲート部３４を形成した後に、イオン注入技術を利用して、半導体基板１０の表面１０Ｂにｎ型不純物を導入し、ボディ領域１３上にソース領域１４を形成する（ソース領域形成工程）。
次に、図１２に示されるように、ＣＶＤ技術を利用して、半導体基板１０の表面１０Ｂ上に層間絶縁膜４０を成膜する。
次に、図１３に示されるように、ドライエッチング技術を利用して、層間絶縁膜４０を貫通するとともに、半導体基板１０の表面１０Ｂからソース領域１４を貫通してボディ領域１３に達するコンタクト用トレンチＴＲ２を形成する（コンタクト用トレンチ形成工程）。
次に、図１４に示されるように、イオン注入技術を利用して、コンタクト用トレンチＴＲ２を介してｎ型不純物及びｐ型不純物を導入する（高濃度半導体領域形成工程、低濃度半導体領域形成工程及びＳＪ用半導体領域形成工程）。ドリフト領域１２とボディ領域１３の間の位置に対応した領域１１５にｎ型不純物が導入される。ゲート電極３４ｂの底面に概ね対応した深さのドリフト領域１２の一部の領域１１７にｐ型不純物が導入される。領域１１５と領域１１７の間であって、ドリフト領域１２の一部の領域１１６にｐ型不純物が導入される。ただし、領域１１６に導入されるｐ型不純物の濃度はドリフト領域１２のｎ型不純物の濃度よりも低い。コンタクト用トレンチＴＲ２の底面に接する領域１１３ｂにｐ型不純物が導入される。このように、コンタクト用トレンチＴＲ２を形成するためのマスクと各領域１１３ｂ，１１５,１１６，１１７に不純物を導入するためのマスクを兼用することができる。
次に、図１５に示されるように、アニール技術を利用して、各領域１１３ｂ，１１５,１１６，１１７に導入された不純物を活性化し、ボディコンタクト領域１３ｂ、高濃度半導体領域１５、低濃度半導体領域１６、及び、ＳＪ用半導体領域１７を形成する（活性化工程）。この活性化工程において、高濃度半導体領域１５に含まれるｎ型不純物が横方向に拡散し、トレンチゲート部３０の側面にまで達する。このため、メインボディ領域１３ａのうちの下側部分のｐ型のキャリア濃度が低下する。これにより、トレンチゲート部３０の側面に接する位置のメインボディ領域１３ａのキャリア濃度については、上側部分で濃く、下側部分で薄く調整される。メインボディ領域１３ａのキャリア濃度が上側部分で濃く調整されているので、半導体装置１は３Ｖ以上の閾値電圧という特性を有することができる。メインボディ領域１３ａのキャリア濃度が下側部分で薄く調整されているので、その部分のチャネルが実質的に消失することができる。これにより、メインボディ領域１３ａの実質的なチャネル長が短くなるので、半導体装置１は低いチャネル抵抗という特性を有することができる。
次に、コンタクト用トレンチＴＲ２内にソース電極２４を形成し、半導体基板１０の裏層部にドレイン領域１１を形成し、半導体基板１０の裏面１０Ａ上にドレイン電極２２を形成する。これらの工程を経て半導体装置１が完成する。
半導体装置１が高い閾値電圧（例えば３Ｖ以上）を有するためには、ボディ領域１３を形成するために導入するｐ型不純物の濃度を高くしなければならない。しかしながら、このような高濃度のボディ領域１３が形成されていると、熱酸化技術を利用して底部絶縁膜３２ａを成膜するときに、ボディ領域１３に含まれるｐ型不純物が拡散し、ボディ領域１３が深く形成される。このため、チャネル長が長くなり、半導体装置１のオン抵抗が増加することが懸念される。しかしながら、上記製造方法では、高濃度半導体領域１５を活性化させるときに、高濃度半導体領域１５に含まれるｎ型不純物が横方向に拡散することにより、ボディ領域１３の実質的なチャネル長が短くなる。このように、上記製造方法は、高い閾値電圧と低いチャネル抵抗を両立させることができる。
（第２実施形態）
図１６に示されるように、第２実施形態の半導体装置２は、下部電極３２ｂとゲート電極３４ｂが接触しており、下部電極３２ｂとゲート電極３４ｂが電気的に接続されていることを特徴としている。下部電極３２ｂがゲート電極３４ｂに電気的に接続されていると、半導体装置２がオンしたときに、下部電極３２ｂが対向するドリフト領域１２において、キャリアの蓄積効果が発揮される。これにより、半導体装置２のオン抵抗が低下し、半導体装置２の定常損失が低減され得る。
次に、図１７～図１９を参照して、第２実施形態の半導体装置２の製造方法を説明する。なお、図７に示す工程までは、第１実施形態の半導体装置１の製造方法と同一である。
次に、図１７に示されるように、エッチング技術を利用して、熱酸化膜６２の一部、すなわち、ゲート用トレンチＴＲ１の側面にゲート絶縁膜３４ａに相当する部分が残存するように、熱酸化膜６２を除去する（ゲート絶縁膜成膜工程）。
次に、図１８に示されるように、ＣＶＤ技術を利用して、熱酸化膜６２上にポリシリコン膜６９を成膜する。ポリシリコン膜６９の一部は、ゲート用トレンチＴＲ１内に充填される。
次に、図１９に示されるように、エッチング技術を利用して、ポリシリコン膜６９の一部、すなわち、ゲート電極３４ｂに相当する部分がゲート用トレンチＴＲ１内に残存するように、ポリシリコン膜６９を除去する（ゲート電極形成工程）。さらに、エッチング技術を利用して、熱酸化膜６２の一部、すなわち、ゲート絶縁膜３４ａに相当する部分がゲート用トレンチＴＲ１内に残存するように、熱酸化膜６２を除去する。これにより、ゲート絶縁膜３４ａとゲート電極３４ｂで構成される上側ゲート部３４が形成される。さらに、上側ゲート部３４を形成した後に、イオン注入技術を利用して、半導体基板１０の表面１０Ｂにｎ型不純物を導入し、ボディ領域１３上にソース領域１４を形成する（ソース領域形成工程）。
この後の工程は第１実施形態の半導体装置１の製造方法と同一である。これらの工程を経て半導体装置２が完成する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：半導体装置、 １０：半導体基板、 １１：ドレイン領域、 １２：ドリフト領域、 １３：ボディ領域、 １４：ソース領域、 １５：高濃度半導体領域、 １６：低濃度半導体領域、 １７：ＳＪ用半導体領域、 ２２：ドレイン電極、 ２４：ソース電極、 ３０：トレンチゲート部、 ３２：下側ゲート部、 ３２ａ：底部絶縁膜、 ３２ｂ：下部電極、 ３４：上側ゲート部、 ３４ａ：ゲート絶縁膜、 ３４ｂ：ゲート電極、 ４０：層間絶縁膜、 ＴＲ１：ゲート用トレンチ、 ＴＲ２：コンタクト用トレンチ

Claims (9)

  1. 半導体基板と、
    前記半導体基板の一方の主面に形成されたゲート用トレンチ内に設けられているトレンチゲート部と、
    前記半導体基板の前記一方の主面に形成されたコンタクト用トレンチ内に設けられている表面電極と、を備えており、
    前記半導体基板は、
    前記トレンチゲート部の底面及び側面に接する第１導電型の第１半導体領域と、
    前記第１半導体領域上に設けられており、前記トレンチゲート部の前記側面に接しており、前記表面電極に接している第２導電型の第２半導体領域と、
    前記第２半導体領域上に設けられており、前記半導体基板の前記一方の主面に露出する位置に配置されており、前記トレンチゲート部の前記側面に接しており、前記表面電極に接している第１導電型の第３半導体領域と、
    前記コンタクト用トレンチの下方であって、前記第１半導体領域と前記第２半導体領域の間に設けられており、前記第１半導体領域よりも第１導電型のキャリア濃度が高い高濃度半導体領域と、
    前記コンタクト用トレンチの下方であって、前記第１半導体領域に囲まれる位置に設けられている第２導電型のＳＪ用半導体領域と、を有しており、
    前記トレンチゲート部は、
    前記第１半導体領域と前記第３半導体領域を隔てる位置にある前記第２半導体領域にゲート絶縁膜を介して対向するゲート電極と、
    前記ゲート電極下に設けられており、前記ゲート絶縁膜よりも膜厚の大きい底部絶縁膜と、を有している、半導体装置。
  2. 前記トレンチゲート部はさらに、
    前記ゲート電極下に設けられており、前記底部絶縁膜を介して前記第１半導体領域に対向する下部電極、を有している、請求項１に記載の半導体装置。
  3. 前記下部電極が前記ゲート電極に電気的に接続されている、請求項２に記載の半導体装置。
  4. 前記半導体基板はさらに、
    前記コンタクト用トレンチの下方であって、前記ＳＪ用半導体領域と前記高濃度半導体領域の間に設けられており、前記第１半導体領域よりも第１導電型のキャリア濃度が低い低濃度半導体領域、を有している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 第１導電型の第１半導体領域上に第２導電型の第２半導体領域が設けられた半導体基板を形成する工程であって、第１導電型の前記半導体基板の一方の主面に第２導電型の不純物を導入し、前記第１半導体領域上に前記第２半導体領域を形成する、第２半導体領域工程と、
    前記半導体基板の前記一方の主面から前記第２半導体領域を貫通して前記第１半導体領域に達するゲート用トレンチを形成するゲート用トレンチ形成工程と、
    熱酸化技術を利用して、前記ゲート用トレンチの底部に底部絶縁膜を成膜する底部絶縁膜成膜工程と、
    前記底部絶縁膜上の前記ゲート用トレンチの側面に前記底部絶縁膜よりも膜厚が薄いゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
    前記ゲート用トレンチ内に前記ゲート絶縁膜を介して前記半導体基板に対向するゲート電極を形成するゲート電極形成工程と、
    前記半導体基板の前記一方の主面に第１導電型の不純物を導入し、前記第２半導体領域上に第１導電型の第３半導体領域を形成する第３半導体領域形成工程と、
    前記半導体基板の前記一方の主面から前記第３半導体領域を貫通して前記第２半導体領域に達するコンタクト用トレンチを形成するコンタクト用トレンチ形成工程と、
    前記コンタクト用トレンチを介して第１導電型の不純物を導入し、前記第１半導体領域と前記第２半導体領域の間に第１導電型の高濃度半導体領域を形成する高濃度半導体領域形成工程と、
    アニール処理によって前記高濃度半導体領域を活性化させる活性化工程と、を備えている、半導体装置の製造方法。
  6. 前記ゲート用トレンチ内の前記ゲート電極下に下部電極を形成する工程であって、前記下部電極は前記底部絶縁膜を介して前記第１半導体領域に対向する、下部電極形成工程、をさらに備えている、請求項５に記載の半導体装置の製造方法。
  7. 前記下部電極が前記ゲート電極に電気的に接続されている、請求項６に記載の半導体装置の製造方法。
  8. 前記コンタクト用トレンチを介して第２導電型の不純物を導入し、前記第１半導体領域に囲まれる位置に第２導電型のＳＪ用半導体領域を形成するＳＪ用半導体領域形成工程、をさらに備えている、請求項５～７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記コンタクト用トレンチを介して第２導電型の不純物を導入し、前記ＳＪ用半導体領域と前記高濃度半導体領域の間に前記第１半導体領域よりも第１導電型のキャリア濃度が低い第１導電型の低濃度半導体領域を形成する低濃度半導体領域形成工程、をさらに備えている、請求項８に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2016072482A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294759A (ja) 2006-04-26 2007-11-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008108962A (ja) 2006-10-26 2008-05-08 Toshiba Corp 半導体装置
JP2016072482A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置およびその製造方法

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