JP6698697B2 - 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法 - Google Patents
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Description
本発明の目的は、従来のデバイスに比べて、低いオン状態損失および高い破壊電圧を同時に有するパワー半導体デバイスを提供することである。
エミッタ側とコレクタ側との間に配置された第1導電型のドリフト層を有し、
第1導電型とは異なる第2導電型のベース層を有し、ベース層は、ドリフト層とエミッタ側との間に配置され、ベース層は、エミッタ電極に接触し、
エミッタ側に配置され、ベース層によってドリフト層から分離され、エミッタ電極に接触するソース層を有し、
導電型ゲート層および第1電気絶縁層を含み、ゲート層を取り囲むことでドリフト層、ベース層、およびソース層から分離させる、トレンチゲート電極を有し、トレンチゲート電極は、トレンチ底部およびトレンチ側面を有し、トレンチゲート電極は、トレンチ深さにまでエミッタ側から延び、
トレンチ底部を覆う第2導電型の第1保護ピローを有し、
ドリフト層よりも高いドーピング濃度を有し、トレンチ側面でトレンチゲート電極を取り囲む、第1導電型の第2保護ピローを有し、第2保護ピローは、トレンチ深さの少なくとも半分である第1深さにおいて最大ドーピング濃度を有し、第2保護ピローのドーピング濃度は、エミッタ側に向かって、最大ドーピング濃度から第2保護ピローの最大ドーピング濃度の半分以下の値まで減少し、
ドリフト層よりも高いドーピング濃度を有し、ドリフト層からベース層を分離する、第1導電型のエンハンス層を有し、エンハンス層は、第1深さよりも浅い第2深さにおいて最大ドーピング濃度を有し、ドーピング濃度は、第2深さと第1深さとの間で局所的なドーピング濃度の最小値を有する、本発明のパワー半導体デバイスを提供することによって、この目的は達成される。
Claims (15)
- 絶縁ゲートパワー半導体デバイス(1)の製造方法であって、
(a) 第1側(23)と、当該第1側(23)に対向する第2側(28)とを有する第1導電型の基板(10)を設け、前記基板(10)の一部は、ドリフト層(5)を形成する最終デバイスにおいて不変のドーピング濃度を有し、前記第1側(23)は、エミッタ側(22)を形成し、前記第2側(28)は、コレクタ側(27)を形成するステップと、
(b) 前記第1側(23)上において、第1深さ(90)にまで前記基板(10)に凹部(80)を形成し、前記凹部(80)は、側面(83)および第1底部(84)を有し、トレンチ深さ(77)の少なくとも半分であるステップと、
(c) 前記第1底部(84)において前記第1導電型のドーパントを適用するステップと、
(d) 第1導電型ドーピング濃度が前記第1側(23)に向かって、最大ドーピング濃度から当該最大ドーピング濃度の半分以下の値まで減少するように、前記基板(10)において前記第1導電型のドーパントが拡散するために加熱を行うステップと、
(e) 前記凹部(80)の深さが前記トレンチ深さ(77)にまで増加するように、前記凹部(80)において前記基板(10)から材料を取り除き、前記凹部は、第2底部(85)を有し、前記凹部(80)の前記側面(83)は、トレンチ側面(75)を形成し、前記第2底部(85)は、トレンチ底部(76)を形成するステップとを備え、
ステップ(d)において、前記第1導電型の前記ドーパントが拡散されている残りの領域は、第2保護ピロー(9)を形成し、
(f) ステップ(e)の後の前記第2底部(85)において、前記第1導電型とは異なる第2導電型のドーパントを適用するステップと、
(g) 第1保護ピロー(8)が前記第2底部(85)を覆うように、前記第2導電型のドーパントを拡散させて前記第1保護ピロー(8)を形成するステップと、
(h) 前記第1側(23)上において、前記第2導電型のベース層(4)および前記第1導電型のソース層(3)を形成するステップと、
(i) ステップ(g)の後、前記凹部(80)内に第1電気絶縁ゲート層(72)を形成し、前記凹部(80)を導電性材料で満たして導電型ゲート層(70)を形成し、トレンチゲート電極(7)は、前記導電性ゲート層(70)および前記第1電気絶縁ゲート層(72)を含むステップと、
(j) 前記第1側(23)上に前記ベース層(4)および前記ソース層(3)に接触するエミッタ電極(2)、および前記第2側(28)上にコレクタ電極(25)を形成するステップと、
(k) ステップ(h)またはその前に、前記最終デバイスにおいて前記ドリフト層(5)から前記ベース層(4)を分離させる前記第1導電型のエンハンス層(95)を形成し、前記エンハンス層(95)は、前記第1深さ(90)よりも浅い第2深さ(97)において最大ドーピング濃度を有し、前記エンハンス層(95)から前記第2保護ピロー(9)までの深さ方向に沿った前記第1導電型のドーピング濃度は、前記第2深さ(97)と前記第1深さ(90)との間で局所的なドーピング濃度の最小値を有するステップとを備えることを特徴とする、絶縁ゲートパワー半導体デバイスの製造方法。 - 前記第2保護ピロー(9)の最大ドーピング濃度は、前記最終デバイスにおける前記エンハンス層(95)の最大ドーピング濃度よりも高いことを特徴とする、請求項1に記載の方法。
- 前記第2保護ピロー(9)の最大ドーピング濃度は、前記エンハンス層(95)の最大ドーピング濃度の少なくとも2倍高いことを特徴とする、請求項2に記載の方法。
- 前記最終デバイスにおいて、前記局所的なドーピング濃度の最小値は、最大でも、前記エンハンス層(95)の最大ドーピング濃度の半分であることを特徴とする、請求項1〜請求項3のいずれかに記載の方法。
- ステップ(g)の後にステップ(h)を行うことを特徴とする、請求項1〜請求項4のいずれかに記載の方法。
- 前記絶縁ゲートパワー半導体デバイスは、MOSFET、IGBT、または逆導通IGBTのうちの1つであることを特徴とする、請求項1〜請求項5のいずれかに記載の方法。
- エミッタ側(22)におけるエミッタ電極(2)、および前記エミッタ側(22)に対向して配置されたコレクタ側(27)におけるコレクタ電極(25)を有し、
前記エミッタ側(22)と前記コレクタ側(27)との間に配置された第1導電型のドリフト層(5)を有し、
前記第1導電型とは異なる第2導電型のベース層(4)を有し、前記ベース層(4)は、前記ドリフト層(5)と前記エミッタ側(22)との間に配置され、前記ベース層(4)は、前記エミッタ電極(2)に接触し、
前記エミッタ側(22)に配置され、前記ベース層(4)によって前記ドリフト層(5)から分離され、前記エミッタ電極(2)に接触するソース層(3)を有し、
導電型ゲート層(70)および第1電気絶縁層(72)を含み、前記導電型ゲート層(70)を取り囲むことで前記ドリフト層(5),前記ベース層(4)および前記ソース層(3)から分離させる、トレンチゲート電極(7)を有し、前記トレンチゲート電極(7)は、トレンチ底部(76)およびトレンチ側面(75)を有し、前記トレンチゲート電極(7)は、トレンチ深さ(77)にまで前記エミッタ側(22)から延び、
前記トレンチ底部(76)を覆う前記第2導電型の第1保護ピロー(8)を有し、
前記ドリフト層(5)よりも高いドーピング濃度を有し、トレンチ側面(75)でトレンチゲート電極(7)を取り囲む、前記第1導電型の第2保護ピロー(9)を有し、前記第2保護ピロー(9)は、前記トレンチ深さ(77)の少なくとも半分である第1深さ(90)において最大ドーピング濃度を有し、
前記第2保護ピロー(9)のドーピング濃度は、前記エミッタ側(22)に向かって、最大ドーピング濃度から前記第2保護ピロー(9)の最大ドーピング濃度の半分以下の値まで減少することを特徴とし、
前記ドリフト層(5)よりも高いドーピング濃度を有し、前記ドリフト層(5)から前記ベース層(4)を分離する、前記第1導電型のエンハンス層(95)を有し、前記エンハンス層(95)は、前記第1深さ(90)よりも浅い第2深さ(97)において最大ドーピング濃度を有し、前記エンハンス層(95)から前記第2保護ピロー(9)までの深さ方向に沿った前記第1導電型のドーピング濃度は、前記第2深さ(97)と前記第1深さ(90)との間で局所的なドーピング濃度の最小値を有する、絶縁ゲートパワー半導体デバイス。 - 前記第2保護ピロー(9)の最大ドーピング濃度は、前記エンハンス層(95)の最大ドーピング濃度よりも高いことを特徴とする、請求項7に記載の絶縁ゲートパワー半導体デバイス。
- 前記第2保護ピロー(9)の最大ドーピング濃度は、前記エンハンス層(95)の最大ドーピング濃度の少なくとも2倍高いことを特徴とする、請求項8に記載の絶縁ゲートパワー半導体デバイス。
- 前記エンハンス層(95)は、3*1016cm−3よりも低い、または2.5*1016cm−3もしくは2*1016cm−3よりも低い最大ドーピング濃度を有することを特徴とする、請求項7〜請求項9のいずれかに記載の絶縁ゲートパワー半導体デバイス。
- 前記第2保護ピロー(9)のドーピング濃度は、前記エミッタ側(22)に向かって、前記エンハンス層(95)の最大ドーピング濃度の半分以下の値まで減少することを特徴とする、請求項7〜請求項10のいずれかに記載の絶縁ゲートパワー半導体デバイス。
- 前記エンハンス層(95)は、3μm未満、または2μm未満、または1.5μm未満の厚みを有することを特徴とする、請求項7〜請求項11のいずれかに記載の絶縁ゲートパワー半導体デバイス。
- 前記絶縁ゲートパワー半導体デバイスは、MOSFETであることを特徴とする、請求項7〜請求項12のいずれかに記載の絶縁ゲートパワー半導体デバイス。
- 前記絶縁ゲートパワー半導体デバイスは、IGBTであることを特徴とする、請求項7〜請求項12のいずれかに記載の絶縁ゲートパワー半導体デバイス。
- 前記絶縁ゲートパワー半導体デバイスは、逆導通IGBTであることを特徴とする、請求項7〜請求項12のいずれかに記載の絶縁ゲートパワー半導体デバイス。
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